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VHDL
- VHDL语法入门 1.1 VHDL程序构件 1.2 文法规则 1.3 数据对象及类型 1.4 运算符与表达式 1.5 VHDL语句 1.6 进程与子程序 1.7 资源库与程序包-Introduction to VHDL syntax 1.2 Component 1.1 VHDL procedures grammar rules and type of data object 1.3 Operators 1.4 and 1.6 Expression 1.5 VHDL p
serial_input_parallel_output_module
- 有一批数据并行输入，位宽为4，输入的时钟频率是20MHz，模块的功能是对这些数据进行并串转换。它每收满6个数据（一个包），就对这6个数据进行处理，将这6个数据按照一定的顺序串行输出，输出的时钟频率是80MHz-serial input parallel output
DataAcquisitionCard
- usb2.0的高速数据采集卡ISE工程包，包括了完整的设计-usb2.0 high-speed data acquisition card ISE project package, including a complete design
std_logic_1164
- 这个包定义了vhdl标准,为设计者在使用数据类型时建立用于vhdl的互连模型。-This packages defines a standard for designers to use in describing the interconnection data types used in vhdl modeling.
huaqiaodaxue--DE2_NET
- 华侨大学专用实验程序代码，实现de2网络发送数据包，华侨大学实验室。 华侨大学eda实验室专用-Chinese University of dedicated experimental program code, data packets sent over the network to achieve de2, Huaqiao University laboratory. Huaqiao University eda laboratory dedicated
3ADataSending
- Sparten-3A板发送程序，用于发送数据包。-Sparten-3A board data sending
3ASendReceive_SpaceDiffData_console
- Sparten-3A收发_间隔产生不同分组_控制程序，用于发送数据包。-Sparten-3A transceivers have different groups _ _ interval control program, used to send packets.
3ASendRecieve_SpaceSameData_Console
- Sparten-3A收发_间隔产生相同分组1_控制程序，用于发送数据包。-Sparten-3A have the same group receive _ 1_ interval control program, used to send packets.
3ASendReceive_SameData101110_Console
- Sparten-3A收发_间隔产生相同分组101-110_控制程序，用于发送数据包。-Sparten-3A interval produced the same group receive _ 101-110_ control program, used to send packets.
3ASF_SameData10110-11001_Console
- Sparten-3A收发_间隔产生相同分组10110-11001_控制程序，用于发送数据包。-Sparten-3A transceiver _ interval produce the same grouping 10110- 11001_ control program, used to send packets.
source
- FPGA SDRAM存储器控制，所有源码数据包-FPGA SDRAM memory controller, all source data packets
VHDL_LAPS
- 简化LAPS协议，对发送的数据包进行封装、传输和接收，，包含FCS是对整个LAPS帧进行CRC校验。-Simplify LAPS protocol, encapsulation, transmission, and receiving the transmitted data packet, containing FCS is performed on the entire LAPS frame CRC.
51_eth_tx_rx
- 51单片机与以太网控制器的设计，实现数据于主机和PHY的封包解包与传输-51 MCU and the design of Ethernet controller, data from the host and the PHY packet unpacking and transmission
series_rxd_timing
- 接收异步串口数据，将数据写到接收fifo中，可设置超时来接收多字节数据，当设置超时时间内未出现数据，ready信号有效，表示接收完整数据包，可从fifo中读取数据。-Receive asynchronous serial data, the data is written to the receiving fifo, you can set the timeout to receive multi-byte data, set the timeout period when the data d
t1_comm
- 该程序包括数据的发送，加密，奇偶校验，接收，解密等模块，实现了一个完整的收发操作。为了测试方便，我们将接收到的数据直接引入发送端口，为此，我们编写了测试脚本文件，验证程序的正确性。该程序模块较多，读者可参考压缩包内的原理框图文件，以便于理解。-The program includes sending, encryption, parity, receive, decrypt data modules to achieve a complete transceiver operation. In
WITH_LED_RUN
- 上位机通过PCI9054和fpga通讯，例子中为主机发送包，传到pci9054,然后pci9054把数据发给fpga，fpga收到数据控制LED-PC communication through the PCI9054 and fpga examples for the host to send packets transmitted pci9054, then send the data pci9054 fpga, fpga receive data control LED
FPGA_Project_Files
- 此例为FPGA发送数据包到pci9054，用到fifo模块，还有sram模块，比较复杂。应用在pci9054与fpga通讯-This example sends the packet to the FPGA pci9054, use fifo module, as well as sram module, is more complex. Application pci9054 communication with fpga
SGDMA_dispatcher
- SGDMA包含以下特性： l 根据描述符进行中断使能 l 包传输长度限制 l 视频帧缓冲驻留 l 不对齐存储器访问 l 静态和可编程突发处理 l 数据位宽高达1024-bit l 独立的收发描述符缓冲 l 支持64-bit地址 (必须使用 Qsys 12.1或之后的版本) l 4GB缓冲传输 l 可编程跨越（以字为单位） l 可编程添加描述符 l 用户可定制功能（提高逻辑和存储器利用率）-SGDMA includes the following f
my_emac
- modelsim仿真网口MAC收发数据包的实现代码-Modelsim simulation port MAC transceiver packet implementation code
ethernet_loopback
- 通过FPGA驱动千兆以太网口，完成SPARTAN6上的UDP数据包闭环测试，即通过网口发送数据包到FPGA，FPGA内部将接收到的数据返回到PC机，建议测试之前添加ARP静态绑定，FGPA内部的IP以及MAC地址在ROM里的COE文档里可以看到，发送端添加了CRC以及整体CHECKSUM的计算(Driven by FPGA Gigabit Ethernet port, UDP SPARTAN6 data packet on the closed loop test, through the ne