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codestream
- 设计一个模块，从一个窜行数据流里检测出码流“11100”，这个模块包括reset,clk,datain及输出端pmatch-design a module from a trip data flow channeling Lane detected bitstream "11100", this module includes reset, clk, datain and output pmatch
PN-arraycheck
- 在QuartusII运用ＡＨＤＬ语言，首先设计出PN发生器来产生一个11位的数据流在整个周期内有效数据有 =2047位；再设计状态机用来检测串行数据流中的序列。运用两个个计数器分别对PN码计数以及序列出现的次数计数。改变ＰＮ码结构可以作为通用数列检测器
fsm
- 检测输入数据中的“10110”序列，并记录检测到的序列的数目，当序列数目大于15时溢出。 输入信号：iclk //输入时钟 rst_ //复位信号 din //输入串行数据 输出信号：[3:0] catch //检测到的序列的数目 overflow //数目大于15 ，溢出
chk
- 本程序实现了一个序列检测器。当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测中都与预置的密码数相同，则输出“A”,否则仍然输出“B”。
serial
- 串行口数据传输实验，vhdl源代码，完成信号发生，串并转换，检测电路
fpdpsk
- FSK/PSK信号调制器的VHDL程序，共分为分频器、m序列产生器、跳变检测、2:1数据选择器、正弦波信号产生器和DAC(数、模变换器)6部分-FSK/PSK signal modulator VHDL program is divided into divider, m sequence generator, transition detection, 2:1 data selector, the sine wave signal generator and DAC (number, mode
miller
- 整个系统分为两个模块：检测模块和解码模块。检测模块主要完成从输入串行序列判断出A，B或C信号，并分别输出脉冲标志脉冲串Signal_A，Signal_B和Signal_C；同时，当检测到任一信号时，BIT_EN_temp输出一个高脉冲。解码模块根据检测模块输出的三个标志脉冲进行0/1解码，输出最终的密勒解码数据DOUT；同时，输出DATA_EN和BIT_EN两个标志信号。-The whole system is divided into two modules: detection module
schk
- 实现8位数据的输入检测功能，如与预先输入的数字相同则输出A，否则输出B-To achieve 8-bit data input detection function, such as with the pre-enter the same number as output A, or output B
ptos
- 要求：并行输入1 byte，串行输出，无数据时输出高电平，输出格式1100+8bit+奇偶校验+0011（停止位）串行输入，并行输出，检测是否奇偶校验错误，是否有帧传输错误传输每bit数据占16个clock周期 -Requirements: parallel importation of 1 byte, serial output, no data output high, output format 1100+8 bit+ parity+0011 (stop bit) serial inp
T_uart
- CPLD发送模块的实现代码,设计按键检测模块，并将键值通过构造的UART发送模块发送到串口调试工具中查看。--发送格式：1位起始位+8位数据位+1位停止位=10位-CPLD implementation of the code to send the module to design key detection module, and key by constructing the UART to send the module to send to the serial port debugg
xulijieceqi
- 1. 对串行输入数据din在时钟上升沿采样，当检测到din连续输入4个1时产生输出dout为1 2. 用拨码开关或按键输入输入串行数据,用一位发光二极管显示检测状态,并在数码管上显示连续输入1的个数.3. 序列检测器有同步复位功能。-xuliejieceqi
duojitongxin
- 实现环境检测，然后将数据传递给主机，并显示环境数据-To achieve environmental testing, and then pass the data to the host, and display environmental data
zidongpinlv
- 4位自动换挡数字频率计设计 1、 由一个4位十进制数码管（含小数点）显示结果； 2、 测量范围为1Hz~9999KHz； 3、 能自动根据7位十进制的结果，自动选择有效数据的高4位进行动态显示（即量程自动转换），小数点表示是千位，即KHz； 4、 为检测设计正确与否，应将时钟通过PLL和手控分频器产生宽范围的多个频率来测试自动换档频率计功能。 -4 automatic transmission design a digital frequency meter, by a 4
xuliejianceqi
- 序列检测器在数据通信、雷达和遥控领域中用于检测同步识别标志。他是一种用来检测一组或多组序列型号的电路-Sequence detector in data communication, radar and remote areas to detect synchronization marker. He is used to detect one or more types of circuit sequence
verilogiic1121
- 代码中分了两个模块，iic_com模块除了执行和IIC通信有关的代码设计外，还有案件检测部分；而led_seg7模块只是驱动数码管显示从EEPROM指定地址读出的数据。-Code carved the two modules, iic_com IIC communication module in addition to the implementation and design of the code, there are some cases of detection and led_se
VHDL
- 序列检测器设计VHDL源程序 任意输入串行数据串-VHDL source code sequence detector design arbitrary string of serial data input
detect_3
- 任意3比特序列数据检测,只要输入任意3比特的数据序列，检测到之后，使输出置高为一。-Detection of any sequence data of 3 bits, as long as the input data sequence of three arbitrary bits, after the detection, the output is set high one.
超声检测数据叠加算法
- 将超声检测所得波形取正端波形，移位叠加两组数据，观察叠加后缺陷的变化
Verilog的边沿检测技术_设计源代码
- 波形数据上升下降沿的检测程序，已经经过仿真验证(The detection program of the rising descending edge of the waveform data has been verified by simulation)
sobel
- 由Verilog编写在FPGA实现sobel算法应用于图像边缘检测，工程文件可在quartus13.1以上版本打开；工程使用到ram、fifo、pll三种ip核，design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块，sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果；测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化，再将生成文件中数据用串口发给FPGA，边缘检测结果会通过VGA输出。(Written by Ve