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codestream
- 设计一个模块，从一个窜行数据流里检测出码流“11100”，这个模块包括reset,clk,datain及输出端pmatch-design a module from a trip data flow channeling Lane detected bitstream "11100", this module includes reset, clk, datain and output pmatch
crc_verilog_xilinx
- CRC校验码，用于对数据流进行crc校验。 主要有CRC_16,CRC_8,CRC_32校验。 所用语言为Verilog HDL.-CRC code for the data flow crc check. Main CRC_16, CRC_8, CRC_32 check. The language used for Verilog HDL.
VerilogHDLchinapub
- Verilog HDL硬件描述语言 01简介.PDF 02HDL指南.PDF 03语言要素.PDF 04表达式.PDF 05门电平模型化.PDF 06用户定义原语.PDF 07数据流模型化.PDF 08行为建模.PDF 09结构建模.PDF 10其它论题.PDF 11验证.PDF 12建模实例.PDF 13语法参考.PDF-Verilog HDL Hardware Descr iption Language Introduction 01. P
verilogshejiMiLeJIEMAQI
- 用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保
pcm13
- ＰＣＭ采编器器系统是一种常用的遥测设备，它可以采集多路数据并进行通信传输和数据处理，PCM 采编器控制采集各个数据通道数据的时序，并加上帧同步码形成一定格式的数据，再进行并/串转换，形成串行数据流送到调制设备供传送。-PCM Editor System is a common telemetry equipment, It can be multi-channel data acquisition and communication transmission and data processin
PN-arraycheck
- 在QuartusII运用ＡＨＤＬ语言，首先设计出PN发生器来产生一个11位的数据流在整个周期内有效数据有 =2047位；再设计状态机用来检测串行数据流中的序列。运用两个个计数器分别对PN码计数以及序列出现的次数计数。改变ＰＮ码结构可以作为通用数列检测器
sc2_1.4beta.tar
- 基于C语言的VHDL数据流处理的建模工具，适合于C下编写的算法做加速处理．
8bit_cample
- 这是用数据流来设计的8位比较器,很简单,也很使用,希望能有所帮助,谢谢批评指导
jiaozhi_and_jiejiaozhi
- 交织和解交织模块，采用矩阵交织方式，且有两套并行存储器，可以实现连续数据流操作，不会有数据滞留和丢失
同步FIFO设计
- 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。
verilog
- Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间
data_transmission
- 并行数据流转换为一种特殊的串行数据流 重点在通信协议的实现上 注意同一时钟驱动几个信号时，若信号需要分别使用跳变沿或电平有效，那么分别用时钟的不同沿进行驱动-Parallel data streams into a special kind of serial communication protocol data stream focuses on the realization of the same clock-driven attention to a few signals,
vhdl
- 慢码的vhdl，编码，解码，现在在做一个红外线的project.RC5 生成一个信号个给检测器，检测器会产生一组14 bits的数据流（是一组 曼彻斯特编码）。想用VHDL做一个解码器。-Slow code vhdl
adder_16
- 实现16位加法器功能，使用Verilog语言编程，使用的是数据流形式
versatile_fifo_latest.tar
- 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。-versatile_fifo
ImplementationofHighSpeedUpDownConversionFIRFilter
- 为了对FPGA 的资源占用量最小，以便实现 片上系统(SoC)设计，充分利用了上下变频过程中I，Q 数据流的特点，仅用一套滤波器运算单元分时复用对I，Q 滤波，同时详细研究了滤波器的转置结构和位平面结构对FPGA资源占用量的差别。-Benefiting from the characteristics of I and Q data streams in the converter。 one set of computation units is multiplexed to fil
VHDL
- 分别采用行为描述，数据流描述和结构描述 编写的VHDL代码 同时，含有各自的testbench-Behavioral descr iptions were used, the data flow schema descr iption and VHDL code written at the same time, with their testbench
shukuliu
- 开发环境,用VHDL语言开发，实现了数据流的编码与实现-Development environment, language development using VHDL, implements the encoding and implementation of data flow
Example-4-16
- 串并转换建模 数据流串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用移位寄存器、RAM等来实现。对于数据量比较小的设计来说，可以使用移位寄存器完成串并转换；对于排列顺序有规定的串并转换，可以用case语句判断实现；对于复杂的串并转换，还可以用状态机实现-Modeling serial data stream and convert the realization of string and convert many ways, sort and quantity of the
实验1
- 用verilog语言实现译码器,包含数据流文件(Achieve decoder with verilog language, including experimental data stream file)