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搜索资源列表

  1. PCMsignal

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  2. VHDL编程的PCM码流时隙信号模块,完整地quartus工程文件,可直接运行。-PCM by VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:358763
    • 提供者:Alvin
  1. vhd_SDH

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  2. 实现从连续传输的SDH字节流中找出帧头、提取F1字节,并按照64K速率分别串行输出F1码流及时钟,其中64K时钟要求基本均匀。文件包含报告文档-SDH transmission from a continuous stream of bytes to identify header, extract F1 bytes, respectively, in accordance with 64K-rate serial output bit stream and clock F1, of which
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:70190
    • 提供者:ljk05
  1. VHDL-FPGA

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  2. FPGA使用经过优化的x264编码器速度大概是网上公布的x264版本的三倍,质量下降约0.2db,码流增大约5%。已成功应用于多家公司的视频会议。 一共有三个文件夹: 1,x264编码可执行程序-this is tool for FPGA with VHDL!
  3. 所属分类:VHDL编程

    • 发布日期:2013-10-06
    • 文件大小:6632718
    • 提供者:scf80008
  1. dataflow-description

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  2. 这个文件给出了一个四位比较器的数据流描述算法。-This document gives a four comparator data flow descr iption algorithm.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-25
    • 文件大小:9216
    • 提供者:范晶晶
  1. stream_to_asc

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  2. 将二进制码流转换为ASICII文件,可做fpga码表-from bianry streams to ASICII
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-18
    • 文件大小:739
    • 提供者:邓海涛
  1. 08_Audio_demo

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  2. 这是赛灵思在FPGA上连接声音设备的bit流文件(在Xilinx platform Studio上运行),还包括相关的说明文档-This is the connecting sound equipment on Xilinx FPGA bit stream files (running) on ​ ​ Xilinx platform Studio also includes related documentation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-11
    • 文件大小:3615091
    • 提供者:dujinzhe
  1. 05_UART_demo

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  2. 该UART实例是很简单的EDK工程,在PLB总线上挂载了XPS-uartlite外围设备,作为串口的控制器,一般的EDK工程会将该IP作为基本外围设备来使用。包含bit流文件(在EDK上下载到FPGA上使用),和说明文档。-The UART instance EDK project is very simple and is mounted on the PLB bus the XPS-uartlite peripherals, general EDK works as a serial con
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-15
    • 文件大小:907823
    • 提供者:dujinzhe
  1. dds

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  2. 在altera的FPGA上实现直接数字频率合成,即用verilog实现DDS,输出正弦波形,在modelsim软件中仿真通过,已包含所有代码和工程以及二进制流文件。-The realization of direct digital frequency synthesis in the Altera FPGA, which is implemented by Verilog DDS, the output sine wave, through the simulation in Modelsim
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:694210
    • 提供者:汪少锋
  1. DE2_SD_Card_Audio

    0下载:
  2. 使用Quartus Ⅱ与 NIOS Ⅱ IDE。 功能要求:(可实现某几项或全部) 1. 支持SD卡文件读取; 2. 支持WAV或MP3或其他格式音频,如为压缩格式则需解压缩; 3. 歌曲名称LCD显示; 4. 支持“播放/暂停”控制功能; 5. 支持“前一首”功能; 6. 支持“下一首”功能; 7. 支持LED灯显示音量功能; 8. 支持复位功能; 9. 支持硬启动,FPGA码流文件和软件二进制文件写入ROM,从ROM启动; 10. 支持总歌曲数和第
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1669658
    • 提供者:Shayne
  1. PingPang_buffer_20160526

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  2. 源码仿真 乒乓 缓存,实现数据流的传输,含有仿真测试文件,vivado工程。-Source simulation ping-pong cache data stream transmission, the file containing the simulation test, vivado project.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2422613
    • 提供者:贾俊超
  1. decoder

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  2. 用verilog语言实现译码器,包含实验报告和数据流文件-Achieve decoder with verilog language, including reports and experimental data stream file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1613334
    • 提供者:
  1. 实验1

    0下载:
  2. 用verilog语言实现译码器,包含数据流文件(Achieve decoder with verilog language, including experimental data stream file)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-01
    • 文件大小:24576
    • 提供者:一存
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