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chengxufengxiang
- 这些程序我用MAX+PlusII软件测试均能通过编译，程序本身不复杂，旨在为刚接触VHDL语言的朋友提供一些样例，以便了解VHDL语言的基本构成。如果要运行测试，则新建文件名应于程序中实体名一致，文件后缀“.vhd”，不推荐直接通过复制、粘贴的方法录入程序，可能会引入错误字符。 -these procedures I used MAX PlusII Software Testing pass compiler, the process itself is not complicated. for
VGAcontrol
- alter控制VGA输出VHDL源代码 使用方法： 1.拷贝到硬盘，用Quartus中新建工程，添加文件即可。
voter
- 用VHDL语言设计三人表决器 新建VHDL设计文件并保存 检查编译 波形仿真 -Design using VHDL language VHDL three new voting system for the design document and save it to check the compiler waveform simulation
wishbone_i2c_master
- 本帖最后由 NovaCao 于 1-18-2009 18:02 编辑 使用Quartus II进行仿真 QQ：44425312 QQ群：50585234（群名称：FPGA4u） gtalk：fpgaforu@gmail.com 网站：www.fpga4u.com 淘宝网店：http://shop34914329.taobao.com/ 我们以一个计
iic.cx
- 本帖最后由 NovaCao 于 1-18-2009 18:02 编辑 使用Quartus II进行仿真 QQ：44425312 QQ群：50585234（群名称：FPGA4u） gtalk：fpgaforu@gmail.com 网站：www.fpga4u.com 淘宝网店：http://shop34914329.taobao.com/ 我们以一个计
in-ModelSim-and-Xilinx-lib
- 在ModelSim SE中配置Xilinx的库函数 在Modelsim的安装根目录下新建一个文件夹，用来放xilinx的各个库文件，故可以起名 xilinx_lib。类似于Xinlinx的安装文件：\..\\Xilinx\verilog\src中的各个库文件，在xilinx_lib文件 下新建各个文件夹，命名规则为：若src中的文件夹名为unisims，则在xilinx_lib文件夹下新建 为unisims_ver的文件夹，与此雷同，新建名为simprims_ver、Xilinx
mywork
- nexys 3 板卡，打砖块游戏。连上VGA接口，然后将mywork文件夹里的所有内容考到一个新建的文件夹下，不要有中文目录。下载运行就行了。-Nexys 3 board card, Arkanoid game. Connected to the the VGA interface, and then will mywork file folder li the all the contents of test to the a the newly created file folder und
sp6ex1
- 时钟二分频实例，详细介绍ISE中如何新建工程、创建并编辑源代码文件、进行语法检查、调用ModelSim进行功能仿真。-Clock two examples, detailed introduction of how to create a new project in ISE, create and edit the source code files, syntax checking, call ModelSim function simulation
digital_clock
- vivado 学习资料 数字时钟设计 新建工程后导入相关文件（source）(digital clock Vivado learning materials Digital clock design, new construction, import related documents (source))
新建文件夹
- Verilog语音，FPGA产生DE，HS，VE信号()
新建文件夹
- verilog语言编写的硬件定时器，测试功能可用(Verilog yu yan bian xie de ying jian ding shi qi, qin ce gong neng ke yong)
新建 WinRAR ZIP 压缩文件
- 实现跨时钟域数据传输的异步fifo，和i2c总线控制器。(Asynchronous FIFO and I2C bus controller for cross clock domain data transmission.)