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  1. mult

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  2. 移位乘法器的输入为两个4位操作数a和b,启动乘法器由stb控制,clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1. 乘法算法采用原码移位乘法,即对两个操作数进行逐位的移位相加,迭代4次后输出结果。具体算法: 1. 被乘数和乘数的高位补0,扩展成8位。 2. 乘法依次向右移位,并检查其最低位,如果为1,则将被乘数和部分和相加,然后将被乘数向左移位;如果为0,则仅仅将被乘数向左移位。移位时,被乘数的低端和乘数的高端均移入0.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:130213
    • 提供者:良芯
  1. AnApproachBasedonFPGAtoAccelerateAccomplishingReco

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  2. 提出一种在 FPGA 上实现发射光谱层析技术 SIRT算法时 ,在原有资源不变的情况下 ,加速系统运算的方法。该方法把矩阵分块理论的数学原理和 FPGA 具有并行运算能力的优势有机结合 ,使运算速度有效提升。-An approach based on FPGA to accomplish Simultaneous Iterative Reconst ruction Technique (SIRT) of Emis2 sion Spect ral Tomography ( EST) is pr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:379208
    • 提供者:wkd
  1. shuzizhong

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  2. 本数字钟可实现正常计时,支持12小时和24小时两种计时方式的切换,允许用户手动调时和整点报时功能。 系统对外向用户提供了两个按键:功能键和调整键.功能键用于功能选择,调整键用于相关的时间调整. 当接通电源后系统便开始正常计时,如果按一下功能键,则进入调小时模式,再按一次则进入调分模式,再按则进入12/24小时模式选择设定,再按则恢复到正常计时状态. 在正常计时状态下,用户可以选择12或24小时的计时方式,第六个数码管的右下方小点亮表示是12小时模式,不亮表示24小时。整点报时时,六个数码管的
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:17839
    • 提供者:ggy
  1. traffic

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  2. 自动交通控制系统,设计一个具有主、支干道十字路口的交通灯自动控制芯片。 当主干道与支干道均无车辆要求通行时,主干道应保持畅通,亮绿灯,支干道亮红灯。 如果主干道无车,支干道有车,则允许支干道通行,主干道亮红灯,支干道亮绿灯。 如果主干道和支干道均有车要求通行,则两者应交替通行,并要求主干道每次通行30秒,支干道每次通行20秒,并显示剩余时间。 每次绿灯变红灯时,黄灯应先亮3秒钟,并显示绿灯和黄灯剩余时间。 -Automatic traffic control systems,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:24912
    • 提供者:李龙
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