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一些VHDL源代码
- 内有波形发生器，加法器，经典双进程状态机，伪随机熟产生器，相应加法器的测试向量，16×8bit RAM,FIFO,通用RAM等源程序-within waveform generator, Adder, classic dual-process state machine, cooked pseudo-random generator, the corresponding Adder test vector, 16 x 8bit RAM, FIFO, etc. source generic RAM
基于FPGA的直接数字合成器设计
- 1、 利用FLEX10的片内RAM资源，根据DDS原理，设计产生正弦信号的各功能模块和顶层原理图； 2、 利用实验板上的TLC7259转换器，将1中得到的正弦信号，通过D/A转换，通过ME5534滤波后在示波器上观察； 3、 输出波形要求： 在输入时钟频率为16KHz时，输出正弦波分辨率达到1Hz； 在输入时钟频率为4MHz时，输出正弦波分辨率达到256Hz； 4、 通过RS232C通信，实现FPGA和PC机之间串行通信，从而实现用PC机改变频率控制字，实现对输出正弦波频率的控制。-a use
FPGA_Clk
- 基于Cyclone EP1C6240C8 FPGA的时钟产生模块。主要用于为FPGA系统其他模块产生时钟信号。采用verilog编写。 使用计时器的方式产生时钟波形。 提供对于FPGA时钟的偶数分频、奇数分频、始终脉冲宽度等功能。-Based on Cyclone EP1C6240C8 FPGA' s clock generator module. Is mainly used for the FPGA system clock signal generated in other
boxing
- 波形产生器：用VHDL编写的波形产生器程序-Waveform Generator: Using VHDL prepared waveform generator procedure
shumi
- 波形发生器之疏密波的产生，这是一个通过内部选择器来从密波和疏波当中在某一该是选择输出的程序。-Waveform generator of the density wave, and this is an internal selector from thinning dense wave and wave them in a selection of the output process.
WaveformGenerator
- 安徽省首届大学生电子设计竞赛，用VHDL编写的程序任意波形产生器-Anhui first Undergraduate Electronic Design Contest, using VHDL procedures for the preparation of Arbitrary Waveform Generator
VHDL
- PWM控制就是产生一定周期，占空比不同的方波信号，当占空比较大时，电机转速较高，否则电机转速较低。当采用FPGA产生PWM波形时，只需FPGA内部资源就可以实现，数字比较器的一端接设定值输出，另一端接线性递增计数器输出。当线性计数器的计数值小于设定值时输出低电平，当计数器大于设定值时输出高电平，这样就可通过改变设定值，产生占空比不同的方波信号，从而达到控制直流电机转速的目的。 直流电机控制电路主要由2部分组成，如图1所示： FPGA中PWM脉宽调制信号产生电路； &
gencontrol
- 高速任意波形产生器控制模块 控制NCO,FIFO，并串转换-hign-speed wfgenerator control
verilog
- Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间
example17
- 这是一个基于NIOS II的波形产生器的设计其用到了一些DA ,AD内容希望对大家有用-It s a code for wave genenater
FPGA_DDS
- 基于Cyclone EP1C6240C8 的AD9854 DDS的接口程序，使用FPGA来控制DDS信号的产生，从而达到高频信号产生的目的。 通过FPGA口线模拟AD9854的控制时序。 提供DDS信号波形变换、DDS频率调整、DDS内部比较器使用等功能。-Cyclone EP1C6240C8 of the AD9854 DDS-based interface program, use the FPGA to control the DDS signal generation, so a
maichongbbbb
- 学习利用集成逻辑门、555定时器设计脉冲信号产生电路；掌握影响脉冲波形参数的定时元件参数的计算方法；学习脉冲波形整形和分频方法 -Learning to use the integrated logic gate, 555 timer pulse signal generation circuit design control parameters affect the timing pulse device parameters is calculated study pulse sh
NCDividerAndItsApplicationVHDLSourceeCode
- 用VHDL编写的数控分频器及其仿真结果图片。该程序能实现PWM波形输出以及产生正负脉冲宽度可调的方波输出。-Prepared by the NC VHDL Simulation results divider and pictures. The program can achieve positive and negative PWM waveform output and pulse width adjustable square wave output.
adder1
- 此源代码是基于Verilog语言的“与-或-非”门电路 、用 case语句描述的 4 选 1 数据选择器、同步置数、同步清零的计数器 、用 always 过程语句描述的简单算术逻辑单元、用 begin-end 串行块产生信号波形 ，有广泛的应用，比如编码器领域。-This source code is based on the Verilog language, " and- or- not" gate, with the case statement described in
duogongneng
- 多功能波形放生器，产生三种波。方波。。j锯齿波。。正弦波 -Release device function waveform, resulting in three waves. Square wave. . j ramp. . Sine wave
05_SPWM
- SPWM EVA下面的通用定时器T1工作于连续增/减计数模式，产生三角载波，载波频率为3000Hz，载波比N=60，因此调制波形正弦波的频率为50Hz。本实验中，调制度为0.8。-2812-SPWM EVA the following general timer T1 work/down to count the prototype model, produce the triangle carrier, the carrier frequency for 3000 Hz, carrier th
VHDL_GMSK
- GMSK 调制器 数字化的方法用硬件产生GMSK调制器的基带波形 VHDL -GMSK Modulator VHDL
maxii_pwm_restored
- 一种PWM波形产生器，可以调节脉冲宽度，频率可调。-One kind of PWM waveform generator, you can adjust the pulse width, frequency adjustable.
DDS
- DDS的核心是相位累加器，相位累加器有一个累加器和相位寄存器组成，它的作用是再基准时钟源的作用下进行线性累加，当产生溢出时便完成一个周期，即DDS的一个频率周期。加载Matlab 产生的波形，通过FPGA输出DDS信号-Core DDS is the phase accumulator, a phase accumulator and phase accumulator registers, its role is to carry out a linear accumulation under