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Triggersignalaccuratedataacquisitionsystemdesignde
- 在一些系统中，经常用到对触发信号延时一段时 间后，再对某些目标信号进行采集，通常这段延时要求 非常精确，还要做到范围可调，一般这种延时的最小时 间单位小于100ns。如果选用普通微控制器，延时系统的操作界面比较容易实现，但是靠软件延时得到结果的准确性较低。考虑到芯片功能、开发环境以及接口方便等问题，最终选用一片常用的AlteraSVCPLD EPM7128SLC3411]作为系统的核心控制部分，来实现 信号延时、输人设定、运行显示的功能。应用Veril- o苦2〕语言，在
project
- 在Spartan-3E FPGA开发板上做的一个小项目--带语音功能的计算器，并且通过VGA接口在显示器上显示图形界面。涉及到ps2键盘模块，VGA显示模块，picoblaze汇编，串口收发模块。-In the Spartan-3E FPGA development board to do a small project- a calculator with voice capabilities, and VGA interface, through the graphical interfac
ucGUI_3.24_NiosII_JimYang
- 嵌入式图形界面开发(NIOSII),uc/GUI 3.24 porting for NiosII 5.1 (SED1335 Controller)-Embedded GUI development (NIOSII), uc/GUI 3.24 porting for NiosII 5.1 (SED1335 Controller)
Max_Plus_II-_tutorial
- Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。Maxplus2被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合初学者
MUXplus2
- Max+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。本资源分七节内容详细的讲解了MUX+PLUSⅡ软件的操作及应用。-Altera Max+ plus Ⅱ is provided by FPGA/CPLD development integration environment, Max+ plus Ⅱ friendly interface and easy to use, known as the ED
vga-controlor-of-gobang-game
- 实现棋盘和游戏开始界面及结束界面的显示，开始界面和结束界面都是256*256大小，棋盘是15*15的棋盘格，还有红色光标。用的是de-2开发板-Interface board and the game began to realize the end of the interface and the display, start and end of the interface is 256* 256 screen size, the board is 15* 15 checkerboard,
frequency-meter-of-same-precision
- 本系统采用了以Altera芯片EPF10K10LC84-4和单片机仿真器伟福H51/S POD-H8X5X 为核心，同时辅有8位七段数码管和7219数码管驱动芯片。设计使用max+plus2，keil3和伟福开发环境，其中FPGA计数功能，FPGA与单片机的接口通信，单片机计算数据并驱动显示模块等功能。 系统实现了4hz~12Mhz频率的测量，并利用科学计数法显示。测量相对误差在0.005 以内，每个频段均显示6位有效数字。 本系统的特点在于高精度，显示界面科学友好。硬件部分VHD
svpwm_full_nios
- 实现verilog的svpwm 对于算法开发有很好的帮助。。希望大家多多学习了。(Implementation of verilog svpwm for the development of the algorithm has a very good help. The I hope you learn a lot.)
ug835-vivado-tcl-commands
- Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看在Vivado上，Tcl已经成为唯一支持的脚本，此文件是vivado是tcl命令的集合。(Vivado is Xilinx's latest FPGA design tool that supports development of FPGAs and Zynq 7000s