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能综合的YCrCb2RGB模块（verilog)_采用3级流水线
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Xilinx公司网站下的SDRAM Controller的参考设计
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自定义逻辑PWM的例子
- 是一个用vhdl语言编写的pwm程序，可以方便地用来和nios连接，实现对nios的功能扩展。-is a VHDL language with the PWM procedures can be used to facilitate connections and nios, nios to achieve a functional extension.
计数器：generate语句的应用
- VHDL语言应用实例,计数器的设计,用GENERATE语句实现-VHDL example, counter design, realization GENERATE statement
VGA显示的FPGA实现方法
- VGA显示的FPGA实现方法，包括原理和一个小例子。-the application of VGA display with FPGA,include theory and example
altera的IP源码
- Altera的IP源码8259，只需打开就能实现-Altera IP source 8259, will be realized only open
4bit数据的加减乘除
- 一个很不错的例子,实现的是4bit的加减乘除,用modelsim做的仿真.-a very good example of the realization of the Band is the arithmetic, modelsim do with the simulation.
相位差可调的双通道信号发生器的设计
- 相位差可调的双通道信号发生器的设计,可以作为信号源用-phase difference adjustable dual-channel signal generator, we can use as a signal source
基于CPLD-FPGA的半整数分频器的设计
- 基于CPLD-FPGA的半整数分频器的设计，用于设计EDA-based CPLD-half FPGA integer dividers in the design, design for EDA
SPI串口的内核实现spicore
- SPI串口的内核实现spicore SPI串口的内核实现spicore-SPI string mouth essence realizes spicore the SPI string mouth essence to realize spicore the SPI string mouth essence to realize spicore
4x4的数据选择器
- 用vhdl的4x4的数据选择器，在maxplusII下编译、仿真通过。是构成大型数字电路的重要部件。适合vhdl初学者分析学习。-4x4 with the VHDL data selectors, under the maxplusII compiler, simulation through. Yes constitute large-scale digital circuits important components. VHDL Analysis for beginners to lear
pci 的vhdl 源代码
- pci 的vhdl 源代码-The source code of PCI VHDL.
基于FPGA的李沙育图形发生器
- 这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分）。-This is a development with MAX PLUSII FPGA (1K30 device) developed Lissajous Pattern Generator (hardware descr iption language).
CAN协议控制器的Verilog实现
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techbench的一些写法
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FPGA控制的红外循迹小车
- FPGA控制的红外循迹小车八个传感器利用PWM进行控制转弯和前进后退可以自启动
扩频通信的Verilog工程
- 扩频通信的Verilog工程，对从事无线通信的工程人员有参考作用。(Spread spectrum communication Verilog project, engaged in wireless communications engineering staff reference.)
8位数字显示的简易频率计
- （1）能够测试10HZ~10MHZ的方波信号； （2）电路输入的基准时钟为1HZ，要求测量值以8421BCD码形式输出； （3）系统有复位键； （4）采用分层次分模块的方法，用Verilog HDL进行设计，并对各个模块写出测试代码； （5）具体参照说明文档（包含源代码，仿真图，测试波形，详细的设计说明）(A square wave signal capable of testing 10HZ~10MHZ; (2) the reference clock input by the ci
USB2.0的IP核（详细verilog源码和文档）
- USB2.0的IP核开发.代码可以直接使用已经验证过(USB2.0 IP kernel development. Code can be used directly, has been verified)
基于Basys3的贪吃蛇小游戏
- 基于Basy3的贪吃蛇小游戏，实现了相关功能。(Snake Eating Game Based on Basy3)