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vhdl1.rar
- 设计一个四路数据选择器,其功能是将四组不同的数据按要求选择一个输出.输出的那组数据有两个控制信号决定,其真值表如下: 数据选择控制端 输出的数据 Input0 Input1 output 0 0 output0 0 1 output1 1 0 output 2 1 1 output 3, Designs four ways according to the selector, its function is chooses four groups of different data accor
lab1_VHDL
- VHDL数字系统设计工程实践，包含实验的原理，真值表和结构图描述，以及相关的VHDL代码。-VHDL digital system design engineering practice, including the principle of the experiment, truth table and chart descr iptions, and associated VHDL code.
lab2_VHDL
- VHDL数字系统设计和工程实践1，包含原理，真值表和原理图，以及VHDL源代码.-VHDL digital system design and engineering practice, one that contains principles, truth table and schematic, as well as VHDL source code.
EDA.DAC8812
- DAC8812英文资料，内容非常详细。真值表，时序图，电气特性等。-DAC8812 information in English, the content is very detailed.
state_machine
- 三进程有限状态机的设计程序，内附有AD574逻辑控制真值表以及采样状态机的原理图-Third, the process of finite state machine design process, logic control of typhoons and rainstorms are AD574 truth table, as well as sampling state machine schematic
lab3_VHDL
- VHDL数字系统设计和工程实践2，包含原理，真值表和原理图，以及VHDL源代码.-VHDL digital system design and engineering practice, one that contains principles, truth table and schematic, as well as VHDL source code.
lab4_VHDL
- VHDL数字系统设计和工程实践2，包含原理，真值表和原理图，以及VHDL源代码.-VHDL digital system design and engineering practice, one that contains principles, truth table and schematic, as well as VHDL source code.
lab5_VHDL
- VHDL数字系统设计和工程实践3，包含原理，真值表和原理图，以及VHDL源代码.-VHDL digital system design and engineering practice, 3, including the principles, truth table and schematic, as well as VHDL source code.
lab6_VHDL
- VHDL数字系统设计和工程实践5，包含原理，真值表和原理图，以及VHDL源代码.-VHDL digital system design and engineering practice 4, including the principles, truth table and schematic, as well as VHDL source code.
lab7_VHDL
- VHDL数字系统设计和工程实践6，包含原理，真值表和原理图，以及VHDL源代码.-VHDL digital system design and engineering practice, six, including the principles, truth table and schematic, as well as VHDL source code.
seven
- 基于VHDL实现输入控制7段数码管的代码，分别用逻辑表达式法和真值表法实现。-VHDL-based implementation of digital control input control 7-segment code, respectively, a logical expression method and truth table method to achieve.
7SEG-VHDL
- 7段数码管的设计与实现 用真值表法和逻辑表达式两种-7 Design and implementation of digital control and logic expressions with a truth table of two
bb
- 2选1的数据选择器 实现2选1的电路功能，其真值表和电路符号如下图所示。即当s＝1时，输出m＝y；当s＝0时，输出m＝x。 -2 Select a data selector circuit to achieve 2 S 1 function, its truth table and circuit symbols shown below. That is, when s = 1, the output m = y when s = 0, the output m = x.
vote
- 当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。分析七人表决器全加结果CBA（从高位到低位）中的八种情况：000-111，输出为“1”的量为100-111, 根据这种真值表用卡诺图化简可得出最简逻辑表达示为OUT=C，即全加结果最高位决定了结果。-failed to translate
HDL-DE-KE-ZHONGHE-JIANJIE
- 分析：制定规范 设计：状态图，真值表，编写代码。 验证：证明电路的正确性。仿真和形式化验 证。 综合：高层次到低层次转换。生成网表 测试：发现废品。生成测试向量-Analysis: norm design: state diagram, truth table, write the code. Authentication: proof of the c
nand_2
- 在Quartus II中用VHDL语言编写的用真值表来实现的与非门电路程序。-In Quartus II using VHDL language with the truth table to achieve the non-gate process.
VHDL-NoteTabs-
- 利用实验数控分频器的设计硬件乐曲演奏电路,主系统由三个模块组成，顶层设计文件，其内部有三个功能模块，TONETABA.VHD,NOTETABS.VHD,和SPEAKERA.VHD, 在原设计的基础上，增加一个NOTETABS模块用于产生节拍控制（INDEX数据存留时间）和音阶选择信号，即在NOTETABS模块放置一个乐曲曲谱真值表，由一个计数器的计数值来控制此真值表的输出，而由此计数器的计数时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的乐曲自动演奏电路。-Experimental NC
lock
- 1、列出真值表，画出卡诺图，写出逻辑表达式。 2、只有按下AB、BD、AD时，锁才打开，其余的都不能开锁。 3、还必须有一个报警系统，有警为1，无警为0。 4、最后用Protues进行仿真。 -1 lists the truth table, draw the Karnaugh map, write a logical expression. 2, only press the AB, BD, AD, lock open, and the rest can not unlock.
Lab6_decode38a
- 3-8译码器的设计与实现.3-8译码器的真值表，本实验中用Verilog语句来描述。-Xilinx ISE 12.3.nexy3
tec-xp+基本指令和扩展指令
- 29条基本指令和clc jrns calr扩展指令真值表，适用于tec-xp+16位教学机，通过编译软件编译，写入match芯片(tec-xp+16 29basic clc jrns calr match chip)