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LDPC_Encoder_Verilog
- Verilog语言编写的LDPC编码程序
crccode
- CRC循环冗余检验 Verilog 编码程序
viterbi
- 一个完整的viterbi编码程序，使用vhdl语言编写，还有测试程序
FPGA上实现TURBO码的编码
- 在赛灵思的FPGA上实现的TURBO码的编码程序
增量式光电编码器计数器 Verilog 程序
- 增量式光电编码器计数器 Verilog 的程序,附源 Verilog 的代码.
Chapter10
- 第十章的代码。 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例模块相
encode_8bl0b
- 8b10b的verilog编码程序，已经验证过没有问题，效果比以前的要好-8b10b the verilog coding process has been proven there is no problem, the effect is better than before
coder_counter
- 增量式光电编码器计数器的FPGA实现程序,verilog3段式FSM,异步加载.-Incremental Optical Encoder counter program FPGA implementation, verilog3 struts FSM, asynchronous load.
chengxu
- 一个分频器，一个卷积编码器的程序，都是VDHL的-A frequency divider, a convolutional encoder program, are VDHL of
cmi_code
- 基于VHDL的CMI编码程序，使用VHDL语言编程将NRZ码转换为CMI码-The CMI coding process based on VHDL, VHDL programming language used to convert the CMI code NRZ code
md
- 曼彻斯特编码源代码 基于VHDL语言的曼彻斯特编码程序-manchester encode
rs-codec(255-223)
- RS编码是一种纠错码，本程序实现RS（255，223）用FPGA 实现RS编码，程序在Quartus II中调试通过。-RS coding is an error-correcting codes, the procedures for the realization of RS (255,223) with FPGA realization of RS codes, in the Quartus II program through the debugger.
rs_enc
- 这是一个用VHDL编写的RS信道编码程序-This is a VHDL prepared with RS channel coding procedures
Convolutionalencoder
- 应用VHDL语言实现的卷积编码器的应用程序-Application of VHDL language implementation of the convolutional encoder applications
Chapter11-13
- 第十一章到第十三章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个
encode
- 实现轴编码器的程序，对控制是比较有用的哦-Shaft encoder to achieve the procedure, control is more useful oh
hdb3
- hdb3编码源程序完整版，内含插B，插V程序，功能完整，欢迎下载-library ieee use ieee.std_logic_1164.all entity hdb3 is port(codein: in std_logic clk : in std_logic clr : in std_logic --复位信号 codeout: out std_logic_vector
RS
- RS编码器的VHDL源程序,程序有点大，不过能用。-RS encoder VHDL source code, program a little big, but can be used.
dif_jiaorao
- FPGA适用的加扰和差分编码程序，VHDL描述，适用于Xilinx FPGA-for Xilinx FPGA
FPGA 正交编码 verilog
- 用Verilog写的2倍频率正交编码的仿真测试程序，仿真波形已经调出