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Xilinx公司网站下的SDRAM Controller的参考设计
- Xilinx公司网站下的SDRAM Controller的参考设计，经过验证-Xilinx website of SDRAM Controller reference design, validated
IRDA
- 主要介绍红外接收与发射模块基于EDA的制作，文档说明很详细，共同分享，希望大家多传一些源码上来，这个网站太牛了，源码已经很多了，给我们的设计带来了很多方便，特别感谢站长，付出了辛勤的汗水，以后会多传源码的，
PWM_VerilogHDL
- altera公司网站上的详细的PWM设计的Verilog hdl源程序，大多数都采用这个-altera company' s Web site the detailed design of the PWM source Verilog hdl, most have adopted this
aFifo
- 很好用的异步FIFO设计代码，和大家共享一下，这是我在一个美国的网站上找到的-Asynchronous FIFO design with good code, and share how this is an American site I found on
an500
- Altera官方网站提供的NANFLASH接口的设计文档，很实用。-Altera official website of the NANFLASH interface design documents, it is practical.
Pulse_Width_Modulator_Altera_MAX_II_CPLD_Design_Ex
- 来自于ALTERA官方网站。 本文档详细介绍怎样利用MAX® II CPLD 来实现脉冲宽度调制(PWM)。本设计还利用了MAX II CPLD 的内部用户闪存振荡器，不需要采用专门的外部时钟。 附有verilog源程序。-From ALTERA website. This document details how to use the MAX ® II CPLD to implement pulse width modulation (PWM). This design
serial-to-parallel
- 学习串并转换的代码编写，认识编写风格和技巧，fpga官方网站的代码设计，可直接使用，通过了仿真-Learning string and converts the code written to recognize the writing style and skills, fpga official website of the code design, can be used directly, through simulation
FPGA_website
- FPGA开发相关的国内外经典网站，有许多值得参考的设计和开源的IP核-FPGA development at home and abroad classic website, there is much reference design and open source IP core
UART
- 在DE2开发板上实现串口收发设计，系统时钟频率为50MHz,reset信号低电平有效，输入数据最高位为1时按位取反再输出-Achieve serial transceiver design DE2 board, the system clock frequency of 50MHz, reset active low signal, the input data is the most significant bit is 1. Bitwise re-export Google 翻译（企业版