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自动打铃系统
- 自动打铃系统，在ＭＡＸＰＬＵＳ平台下动行，能实现计时、打铃控制等功能。 -automatic bell system, the Converter Platform animal, able to plan, a Bell controls.
脉冲记时CPLD
- 工作原理： 脉冲输入，记录30个脉冲的间隔时间（总时间），LED显示出来，牵涉到数码管的轮流点亮，以及LED的码。输入端口一定要用个 74LS14整一下，图上没有。数码管使用共阴数码管。MAXPLUS编译。 测试时将光电门的信号端一块连接到J2口的第三管脚，同时第一管脚为地，应该与光电门的地连接（共地）。 开始测试： 按下按键，应该可以见到LED被点亮，指示可以开始转动转动惯量盘，等遮光片遮挡30次光电门后， LED熄灭，数码管有数字显示，此为时间值，单位为秒，与智
Exp4-Clock
- 数字计时器，使用VHDL语言编写，使用数码管显示，精确到ms-digital timer, the use of VHDL development, the use of digital control, the precision of the ms
VHDL-ysw
- 基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能，第二个CNT60实现分钟的计时功能，CTT3完成两小时的计时功能。秒钟计时模块的进位端和开关K1相与提供分钟的计时模块使能，当秒种计时模块计时到59时向分种计时模块进位，同时自己清零。同理分种计时模块到59时向CTT3小时计时模块进位，到1小时59分59秒时，全部清零。同时，开关K1可以在两小时内暂停秒钟计时模块，分钟计时模块和小时计时模块。各模块的VHDL语言描述如下：-CPLD-based time clock chess c
MyClockTest
- 这是我电子线路测试的作业，在FPGA板上实现数字钟，（Max2环境）采用VHDL语言编写，非常适合初学者。具备24小时计时，校时，低高音整点报时，定时和多重功能选择的功能。-This is my test of electronic circuits operating at the FPGA board digital clock (Max2 Environment) using VHDL language, very suitable for beginners. 24-hour time,
edaTimer
- 数字钟的主要功能有年月日时分秒的显示输出功能和对日期及时间进行设置的功能，还可以有整点报时等功能。设计数字钟的核心问题是时钟日期的自动转换功能。即自动识别不同月份的天数的控制。据此可以设计一个如图所示结构的数字钟，该数字钟包括校时模块、月份天数处理模块、时分秒计时模块、年月日模块和输出选择模块。在本实验中，只进行了简单的数字时分秒设计，其他部分还有待下一步改进。-digital clock is the main function Minutes date when the output fun
traffic_control
- 设计制作一个用于十字路口的交通灯控制器 有一组绿、黄、红灯用于指挥交通，绿灯、黄灯和红灯的持续时间分别为20秒、5秒和25秒； 当有特殊情况（如消防车、救护车等）时，两个方向均为红灯亮，计时停止，当特殊情况结束后，控制器恢复原状态，继续正常运行-design a crossroads for the traffic signal controller is a group in green, yellow and red lights to direct traffic. green,
D_Clock
- 数字钟的主要功能有年月日时分秒的显示输出功能和对日期及时间进行设置的功能，还可以有整点报时等功能。设计数字钟的核心问题是时钟日期的自动转换功能。即自动识别不同月份的天数的控制。据此可以设计一个如图１所示结构的数字钟，该数字钟包括校时模块、时分秒计时模块、年月日模块、和输出选择模块。-digital clock is the main function Minutes date when the output function and the date and time set for the f
szzsj
- 本文设计的数字钟具有以下特点: 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有清零，调节小时，分钟的功能。 3、具有整点报时同时LED灯花样显示的功能。 -This paper describes the design of digital clock with the following characteristics : 1, with time, minutes and seconds count display function, to the 24-h
clock24
- 这是一个数字时钟的Verilog程序 仿真通过 能实现秒 分 时 计时-This is a digital clock Verilog simulation process can be achieved through the TDM time seconds
a8254
- 自己编写的8254计数器／计时器，实现了所有的６种模式，和大家一起分享。-I have written 8254 counter/timer, realize all the six kinds of patterns, and the U.S. share.
100vhdl
- VHDL常用实例，适合初学者，有计时器等常用例子-Common examples of VHDL, suitable for beginners, there are examples of commonly used timer, etc.
jsq
- 本程序为24小时计时器，稳定无误差。简单好用，是Verilog HDL语言初学者的指引。-This procedure for 24-hour timer, stable error-free. Easy-to-use, is the Verilog HDL language beginners guide.
digital_clock
- 实现嵌入式系统的秒表计时，时间显示和闹钟功能-Implementation of embedded systems stopwatch timer, time display and alarm clock function
divider
- 用VHDL实现了一个计时器，在SPANTAN3E上验证通过-VHDL, implements a timer, in the SPANTAN3E verified by the
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- 调用总共四个计数器（两个六进制，两个十进制，六进制计数器可由实验五的程序做简单修改而成）串起来构成异步计数器，计数器的值，通过实验九串行扫描输出。用1Hz连续脉冲作为输入，这样就构成一个简单的1h计时器。带一个清零端。 输入：连续脉冲，逻辑开关；输出：七段LED。 -Called a total of four counters (two six-band, two decimal, hexadecimal counter by six experimental procedure
Timer_sigtap
- 用Verilog HDL语言写一个计时器。其实就是在计数器的时钟输入端输入一个固定频率的时钟-Verilog HDL language used to write a timer. Is actually counter clock input of a fixed frequency clock input
program
- 1/100s计时器的FPGA实现，本设计的计时器能实现显示最长计时时间为1分59.99秒，且精度大于1/100s，计时器能显示1/100s的时间.-1/100s timer FPGA, the design of the timer to achieve the longest time show time of 1 minutes, 59.99 seconds, and the precision is greater than 1/100s, 1/100s timer can display
13_smg_interface_demo
- 计时器，并使用数码管来显示。计数程序产生一个６位的十进制的计数器，个位的计数为 100ms, 个位计到９进位，所以十位的计数为１s, 百位为 10s, 依次类推(A timer, and a digital tube to display.The counting program produces a 6 bit decimal counter, the number of bits is 100ms, the bit is 9, so the count of the ten bits is
control_tube
- 定义LX6系列针脚，并实现计时器，最大可以数到60min，局限于只有四个tube(Define the LX6 series pin and implement the timer,)