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vhdl对数
- 对数计算源程序，能够在FPGA中计算某数的对数，VHDL源代码，-right calculating source, the FPGA can be calculated for a number of a few, VHDL source code,
vhdl平方根
- 计算某数的平方根，VHDL语言，使用简单-calculate the square root of a number, VHDL, use simple
arith_lib-1.0
- 包括所有常用算法：加权计算，进制转换，常用数据编码等，大约共有源代码80个。-include all commonly used algorithms : weighted basis, the base for the conversion, common data coding, source code, a total of about 80.
红绿灯控制
- 红绿灯的控制，关于红绿灯的变化顺序，计算变化时间等-traffic light control, the changes on the order of traffic lights, changes of time
cordic_vhdl2
- 利用cordic实现三角函数的计算，用vhdl实现-use cordic achieve trigonometry calculations, using achieve vhdl
zuosr8
- Picasa 是Google提供的一个 Windows 应用程序；用户可以借助于该程序，在数秒钟内找到自己计算机上的图片，加以编辑并进行欣赏。-Picasa is the Google of a Windows application; Users can aid the process, in just a few seconds to find their own pictures on the computer, edit them and appreciate.
add_16_pipe
- 16位加法器的流水线计算,verilog代码，用于FPGA平台。-16 pipelined adder, verilog code for the FPGA platform.
DJDPLJ_T
- 本VHDL源代码由顶层模块、测频模块、驱动模块、计算模块、LCD显示模块、复位模块组成，能精确检测从1--100M频率，误差极小且恒定。-the VHDL source code from the top module, measuring frequency module, driver modules, modules, LCD display module, reduction modules, can be used to accurately detect from 1 -- 100M
speedmess
- 此工程项目包可以实现基于spartan3与CAN总线连接后的的汽车时速的模拟仿真。并可计算轮速差的数值。当此数值超出规定的边界值时报警。
wavelet
- 用VHDL语言实现的高速数据采集中，计算数据采集速度的程序
fsm_cal
- 用状态机实现一个逻辑运算单元,该逻辑运算单元拥有常规的计算功能.状态机保证层次清晰,用门级电路搭建而成,可以直接综合并且流片.
n-thingeterroot
- 用MATLAB里的XILINX BLOCK, 支持FPGA算法, 实现开平方, 并且取整.当计算停止时, VALID为高电瓶.
auto.self.machine.VHDL
- 货物信息存储，进程控制，硬币处理，余额计算，显示等功能。
multiplier
- 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分
sum_cash
- 自动售货机的sum－cash源码， 主要负责自动售货机的计算钱和找零的应用。简单实用
svd_fpga
- 一种计算高阶矩阵奇异值分解的FPGA实现方法。
sjhsh.rar
- 用FPGA计算三角函数，实现三角函数算法,完成快速三角函数运算,FPGA calculated using trigonometric functions, trigonometric function algorithm to achieve complete fast trigonometric computing
Connected Component Analysis-Labeling
- 别人写的物体连通域计算的verilog 源代码(Object connected domain calculation of the Verilog source code)
cordic
- 基于verilog HDL的cordic算法FPGA实现。省去繁琐的乘法开方计算。IDE为vivado 2014( U57FA u4E8Everilog HDL u7684cordic u7B97 u6CD5FPGA u5B9E u73B0 u3002 u7B1 u53BB u7E1 u7410 u7684 u4E58 u6CD5 u5F00 u65B9 u8BA1 u7B97 u300BIDE u4E3Avivado 2014)
矩阵计算
- 用于矩阵计算的Verilog源代码，实测可用，欢迎下载。