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8051参考设计_Oregano System 提供_vhdl
- 8051参考设计，与其他8051的免费IP相比，文档相对较全，Oregano System 提供-8051 reference design, and other free IP in 8051 compared to relatively entire document, Oregano System for
usb_funct
- usb1.0的核，有详细的usb核的设计源码，用verilog语言编写，同时附有相关的设计文档，质量不错-usb1.0 nuclear, nuclear usb detailed design source, using Verilog language, along with documents related to the design, quality good
CRC_VHDL
- 可配置CRC参考设计 xilinx的ip，参考设计文档CRC_xapp562[1].pdf，VHDL语言编写的代码，包含仿真所需文件-configurable CRC Reference Design xilinx the ip, CRC_xapp562 reference design document [1]. pdf, prepared by the VHDL code The simulation includes the necessary documents
DISP
- 基于VHDL的程序设计文档，模拟的地铁售票系统
LC3-VHDL-another
- 另一套LC3 CPU VHDL源码及设计文档，对LC3进行了一些取舍和改造，比如NZP改为NZC，更贴近现实CPU硬件架构。按照ASM进行VHDL编码，更适合数字设计初学者学习。
fifo-
- 异步fifo设计文档,有需要者可以看看.
微处理器的设计与实现
- 一个简单的微处理器的实现，能够进行几种常见的操作，对于熟悉计算机的工作原理很有帮助，并且附有详细的设计报告和设计思路。在word文档最后给出了源代码。-a simple microprocessor to achieve, for several common to the operation of the computer for those familiar with the working principle helpful, and with the detailed design re
密勒解码器
- 本题的程序参考了 wangliwei同学的设计文档，在此非常感谢他给我学习的机会。好在我自己是抱着学习的态度来参加这次大赛的，所以也不至于说成抄袭:(. 本文在理解wangliwei同学程序的基础上，改写了“检测模块”，重新编写了“解码模块”以及三个测试程序。所以这次虽然交的很晚，但总算是我自己理解的成果，我学到了知识，这就够了。 关于本次程序的一点理解： (1) 由于给定时钟不完整，“检测模块”中大量使用了“事件触发”，这对综合后的结果肯定会有很大影响，并且不符合同
16bit_FFT.rar
- 16点FFT的VHDL源代码，含详细设计文档。,16:00 FFT of the VHDL source code, including detailed design documents.
使用verilog hdl实现16位的cpu设计
- 实现16位的cpu设计 内容使用verilog hdl实现，具体的实现步骤方法，都已经写到文档里面去了！,To achieve 16-bit design of the contents of the cpu using verilog hdl achieve, the specific methods to achieve these steps have already been written inside the document went to!
MIPS
- 组成原理大作业--基于MIPS的运算器设计，内附详细设计文档，包含设计文档和使用手册，主程序，测试程序，还有设计的框图等。实现了可以执行基本的MIPS有关运算器相关的指令共17条，用Verilog编写。-Composition Principle big operation- based on the MIPS computing design, containing a detailed design document, including design documentation and u
ethernet
- 以太网MAC层IP核设计Veriolg代码，包括TESTBECH平台和设计文档-Ethernet MAC layer IP core design Veriolg code, including TESTBECH platform and design documents
CPU
- 用VHDL编的简易16位和8位CPU，可完成加减乘法移位等功能，拥有源码和设计文档，资料齐全-Compiled with VHDL simple 16-bit and 8-bit CPU, to be completed by addition and subtraction multiplication shift functions, with source code and design documents, data and complete
I2C_Slave
- I2C从设备（Slave） Verilog 代码、设计文档和使用文档，简单、适用：很方便修改工作频率，自定义寄存器接口。-I2C slave (Slave) Verilog code, design documents and user guide, simply to apply: the frequency of easy modification, customized register interface.
ddrsdram_verilog
- 内附doc是DDR SDRAM 参考设计文档；model包含SDRAM Verilog的模型；simulation包含verilog测试平台、modelsim工程文、设计库函数；source包含verilog源文件；synthesis包含工程的综合文件 。-Enclosing the doc is a DDR SDRAM reference design documentation model contains SDRAM Verilog model simulation with veri
64point_FFT
- 64-point Pipeline FFT，包含Verilog语言编写的64点FFT运算rtl级程序以及测试程序，此外，还包含设计文档。-64-point Pipeline FFT, Verilog language includes a 64 point FFT computation rtl-level procedures and testing procedures, in addition, includes the design documents.
SDRAMController
- 非常好的SDRAM Controller 设计文档。工程必备-SDRAM Controller Design of a very good document. Works required
DDR_SDRAM_controller
- DDR SDRAM控制器的VHDL源代码，含详细设计文档。 The DDR, DCM, and SelectI/O™ features in the Virtex™ -II architecture make it the perfect choice for implementing a controller of a Double Data Rate (DDR) SDRAM. The Digital Clock Manager (DCM) provides t
MusicPlayer
- 用vhdl语言实现，从sdisk上读取并播放音乐的功能。 附有详细的设计文档说明-Using VHDL language, from sdisk read and play the music functions. Accompanied by a detailed descr iption of the design documents
The_design_of_MIPS_CPU(VHDL)
- MIPS CPU设计实例的完整文档，台湾一个大学生的MIPS CPU完整设计文档，内附设计代码。-a complete document of MIPS CPU design , a Taiwan university students complete MIPS CPU design document, containing the design code.