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match_rec
- 使用VERILOG实现QPSK信号的匹配滤波，对符号过采样率为4，在程序中设定相关峰的检测门限为3
rs232
- 用vhdl实现fpga串口通信 包含 波特率生成 发送模块 接收模块 过采样 signaltap使用-Vhdl fpga serial communication with the realization of sending module contains the baud rate generation receiver module using oversampling signaltap
Quartus
- Quartus程序是滤波器+功率检测+相关计算+TDD时隙切换，从滤波输出的过采样信号中随机指定输出其中的一路信号输出用来做功率检测和相关计算，相关计算完全采用串行计算比较的方式得到最大值，然后根据这个最大值的位置推算出上、下行时隙的切换点位置。-Filter+ Quartus program is related to computing power detection++ TDD time slot switch, from the filtered output signal over a
uart_rx
- 实现从电脑上接收数字，在每个接收信号的中间位采样，并且可以在开始的时候判别噪声。下载已过，功能正常-From a computer to receive digital, in the middle bit of each received signal sample, and can determine the noise at the beginning. Download is over, the normal function
manchester
- 源码包含三个模块，数据发送模块是读取FIFO中的数据后，将并行数据转换为串行，同时对串行数据进行曼彻斯特编码输出。数据接收模块是对接收的数据进行曼彻斯特解码。FIFO控制器模块将接收的串行数据转换为并行，并存储。 曼彻斯特解码部分本文采用了过采样技术，使用了一个8倍时钟进行采样。每一个数据周期采样8次，每四次采样确定一个状态，如果采样到三次及以上高电平则认为是高状态，否则认为是低状态。状态由高到底则是数据0，由低到高则是状态1。-Source consists of three module
DataRecovery
- 利用过采样技术，适用于FPGA对百兆左右的突发数据进行恢复-FPGA can recover burst 100MHz data based on over sampling
fifo_uart
- uart的verilog代码,包含fifo，并且采用过采样以防止噪声的干扰-uart verilog code
CIC-interpolation-filter
- 多级插值CIC滤波器，3级、过采样率为2的8位CIC插值滤波器，系统工作时钟的频率是数据速率的2倍 -Multi-stage interpolation CIC filter 3, an oversampling ratio of eight CIC interpolating filter, the operation clock frequency of the system 2 is twice the data rate
fir
- fir 滤波器的程序文件和测试文件，仿真数据和matlab仿真数据进行过比对，matlab采用fdatool生成的低通滤波器，采样率为24兆，通带2.5M，截止频率为5M(FIR filter program files and test files, simulation data and MATLAB simulation data have been compared, Matlab using FDATool generated low-pass filter, sampling rat