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sdram
- sdram控制器 这里考虑将SDRAM控制器结合目前项目开展来做相应的模块，而不做SDRAM通用控制器，这样也是考虑了FPGA的器件资源而采取的措施。同时编写的逻辑简单，没有多余的逻辑资源有利于提高控制器的速度，满足最后的设计要求。-SDRAM controller here consider SDRAM controller current projects do the corresponding module, but not so common SDRAM controller, a
FPGA-digital-circuit-design
- < FPGA数字电子系统设计与开发实例导航> 一书的代码，FPGA数字电子系统设计与开发实例导航,用硬件描述语言编写的，I2C,UART,USB，VGA，CAN-BUS，网络等等的书籍配套原代码。。。。 使用方法： 1.拷贝到硬盘。 2.用ISE创建项目，分别加入各个代码文件，即可。
usb_verilog.tar
- 文件包含一个usb 专用集成电路设计项目，用的verilog 原码-document contains a usb ASIC design, the original code verilog
FPGA
- FPGA设计全流程：Modelsim>>Synplify.Pro>>ISE 第一章 Modelsim编译Xilinx库 第二章 调用Xilinx CORE-Generator 第三章 使用Synplify.Pro综合HDL和内核 第四章 综合后的项目执行 第五章 不同类型结构的仿真
SongQuartusVHDL
- 乐曲硬件演奏电路设计的全部VHDL代码，在QuartusII环境下编译通过，已存在QuartusII项目
ptpress
- Altera FPGACPLD设计(高级篇)配套光盘,提供了书中所有示例的完整工程文件、设计源文件和说明文件。 每个工程示例都包括了该工程的项目文件、源文件、报告文件和生成结果等文件，读者可以用Quartus II或相应的软件直接打开。设计源文件根据设计输入类型分为源代码或原理图等。-Altera FPGACPLD Design (Advanced papers) supporting CD-ROM, the book provides a complete project files fo
MIPS_CPU
- 一个完整的MIPS CPU的设计，是创新设计项目，内含详细的项目设计报告-A complete MIPS CPU design, innovative design projects, detailed project design report containing
Altera-FPGACPLD
- Altera FPGACPLD设计(基础篇)配套光盘,提供了书中所有示例的完整工程文件、设计源文件和说明文件。 每个工程示例都包括了该工程的项目文件、源文件、报告文件和生成结果等文件，读者可以用Quartus II或相应的软件直接打开。设计源文件根据设计输入类型分为源代码或原理图等。-Altera FPGACPLD Design (fundamental) supporting CD-ROM, the book provides a complete project files for al
count10
- 基于Quartus II的十进制加法计数器的项目设计，包含了项目文件和VHDL源代码-Quartus II based on the decimal adder counter the project design, including project documents and VHDL source code
fdiv
- 基于Quartus II的数控分频器的项目设计，实现对时钟信号的任意进制分频，包含了项目文件和VHDL源代码-NC-based prescaler Quartus II project design, implementation of the clock signal of arbitrary frequency band, including the project files and VHDL source code
f_cout
- 基于Quartus II的8位十六进制频率计的项目设计，包含了项目文件和VHDL源代码-Quartus II-based 8-bit hexadecimal frequency of project design, including project documents and VHDL source code
ZHILIUDIANJI
- EDA直流电机项目设计，能实现加速 减速 方向控制。-EDA DC project design, to achieve directional control of accelerating and decelerating.
ProtelDXP
- PROTEL工具，强大的EDA设计工具，提供原理图PCB VHDL等项目设计能力-SCH PCB
EDK_lab_chinese
- Almighty-EDK开发套件是一款以Xilinx最新90ns工艺的Spartan3S700A FPGA为核心，以 USB2.0及RJ45，VGA，AC97接口应用为主要针对市场的产品，利用Almighty开发板上的高效低成 本ADC及FPGA外围大容量SDR SDRAM、Nor Flash存储器，配合使用FPGA内部的乘法器单元、 逻辑单元及MicroBlaze软核处理器，用户可以搭建强大的SOC应用平台，同时Almighty开发套件支 持通过USB2.0/RS232等PC接
rake_reciever
- wcama rake接收机的matlab仿真。可以作为项目设计的参考matlab代码-wcama rake receiver matlab simulation. Reference matlab code can be designed as a project
finaldesign_watch
- 基于VHDL的数字跑表源码，芯片采用ALTERA公司的ACEX1K 系列的EP1K10TC100-3，项目设计过程中，用EDA技术作开发手段，运用VHDL语言，实现从0.01秒到59分59秒59 的设计。-VHDL-based digital stopwatch source, ALTERA chip company ACEX1K series EP1K10TC100-3, the project design process, by means of EDA technology for th
一个非标项目的原型设计
- 以前做的一个项目的架构原型，labview做的，也希望大家提意见，跟大家一起分享进步
LCD126484显示汉字
- FPGA项目设计，12864显示汉字。。。。。。。(FPGA project design, 12864 shows Chinese characters.)
华为FPGA设计流程指南
- FPGA设计指南，帮助新手快速上手学习FPGA。为以后项目开发垫下基础。(design guide of FPGA)
SDI_controller
- 项目:用到FPGA驱动GV7600输出SDI信号，输出分辨率1920*1080p，首先，了解GV7600芯片的特性功能，按照bt1120协议传输10位Y，Cb，Cr数据；其次，我的项目中用的是10位通道分时复用传输Y，Cb，Cr数据；配置引脚很重要，当初verilog代码写好了，因为硬件引脚配置错误，导致调试一直不通；同时，sof文件也要一直更新(Based on FPGA to design the drive controller of GV7600)