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digitalsystemDesign
- 第7章数字系统设计实例 7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计-Chapter 7 Digital System Design Example 7.1-integer dividers designed Music Generator 7.2 7.3 2F SK/2PSK Signal Generator 7.4 Table practical multi-f
byvhdstopwatchl
- 1.高精度数字秒表（0.01秒的vhdl语言实现） 2.具有定时，暂停，按键随机存储，翻页回放功能； 3.对30M时钟分频产生显示扫描时钟 4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔，可控性高。 5.模块化设计，其中的许多函数可以成为vhdl语言的通用经典例子（包含分频电路设计，动态扫描时钟设计，译码电路设计，存储器设计，存储回放显示设计）-1. High-precision digital stopwatch (0.01 seconds vhdl la
Odd_Fren
- 一个3分频的VHDL程序,方便学习且仅供学习之用-a frequency of three minutes VHDL procedures, facilitate learning and learning purposes only
3
- quartusii 三分频电路，大家帮参考一下，有什么问题
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- quartusii 三分频电路，大家帮参考一下，有什么问题
分频器FENPIN1
- EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)-EDA VHDL modules commonly used procedure, the time - with a counter by the external input is required when the sub-frequency functions. Frequency Divider
deccount3
- 本程序是利用VHDL语言实现3分频器的设计-The program is 3 divider using VHDL language design
music
- 设计并调试好一个能产生”梁祝”曲子的音乐发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ，FLEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）进行硬件验证。 设计思路 根据系统提供的时钟源引入一个12MHZ时钟的基准频率，对其进行各种分频
div_3
- 不同方法FPGA/Verilog实现3分频,简单易懂，便于理解-Different methods of FPGA/Verilog realization of 3div frequency, easy-to-read, easy to understand
vhdl
- 3分频 器，LED分位译码电路，交通控制器，序列检测器-four programs based on vhdl
3fenpin
- 3分频的程序，很新鲜的思维，保证好用啊，奇数分频-divide frequency by 3 based on quartusII
VHDL_3_Divider
- 3分频电路的实现，VHDL语言。 供大家参考 -3-band circuit implementation, VHDL language. For reference
fenpin
- 3分频和1.5分频，可通过此思路进行奇数分频-1.5 and 3 frequency division
3or5-devided-frequency
- 用verilog实现5分频或者3分频,简单实用-implement the devided five frequency
frediv3
- 该工程设计了一个3分频器。电路结构由D触发器和与非门组成，包括工程完整，时序仿真图。-The project has designed a 3-divider. The circuit structure consists of a D flip-flop and NAND gate, including complete engineering simulation, timing diagram.
fenpin3
- 对波形进行50 占空比的3分频，仿真通过-50 duty cycle of the waveform divided by simulation through
my_eda(3-7)
- 一些关于VHDL的基础小模块程序，比如分频，计数，移位，锁存等程序-Some small modules based on the VHDL program, such as frequency, counting, shift, latches and other procedures
clk_div_3
- 利用Verilog语言实现3分频，在Quartus中调试通过！-Use Verilog language divide by 3, in Quartus debugging through!
divide_by_3
- 时钟的3分频代码，华为中兴面试必备，仿真测试通过-divede by 3
div_3
- 采用Verilog语言对时钟进行3分频，满足系统多时钟频率的要求(3 frequency division of clock in Verilog language to meet the requirement of multi clock frequency of the system)