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JPEG
- 本文首先介绍了静态图像压缩（JPEG）编码算法的基本原理、压缩的实现过程及其重要过程的离散余弦变换（DCT）算法的实现原理及软件实现的例程，其次着重介绍了压缩过程中的DCT、量化和编码三个重要步骤的实现原理。-This paper describes the static image compression (JPEG) coding algorithm is the basic principle of compression process of the implementation pro
hamingFPGA
- 本文介绍了汉明编码与译码通过FPGA器件来实现，介绍了使用VHDL语言编程的基本算法！-This article describes the Hamming encoding and decoding through the FPGA device to implement, introduced the use of VHDL programming language is the basic algorithm!
Study_on_Key_Technologies_of_n4-DQPSK_Modulation_a
- 本文首先研究可4一DQPsK调制解调系统中调制部分的基本原理和各个模块的设计方案，重点研究成形滤波器和直接数字频率合成器 (DireetoigitalFrequeneySynihesis，简称DDS)，并针对各个关键模块算法进行matlab设计仿真，展示仿真结果。其次，研究调制解调系统解调部分的基本原理和各个模块的设计方案，重点研究差分解调，数字下变频和位同步算法，也针对其各个关键模块进行算法的Matlab设计仿真。然后用Matlab对整个系统进行理论仿真，得出结论。在此基础 上，采用超高速
memtest
- 在数字系统中，一般存在多个芯片，利用不同的特点用于实现不同的功能，一般都包含CPU,FPGA,AD,DA,memory，ASSP（专用标准模块）,ASIC等。CPU用于进行智能控制，FPGA进行硬件算法处理和多设备接口，AD进行模数转换，DA进行数模转换，memory存储临时数据。因此，FPGA如何与其他芯片进行通讯是重要的设计内容。数据输入，数据输出，双向通讯，指令传递，地址管理，不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器628128)
top_module
- AES Encryption Algorithm.... This Module gives the basic overview to indicate the flow of AES Algorithim at different stages by associating various Packages to the module-AES Encryption Algorithm.... This Module gives the basic overview to
4x4_bits_Booth_Algorithm
- Verilog写的booth算法，是微机原理的基本算法，对Verilog的入门有帮助，包含代码和报告-Booth algorithm written in Verilog is the basic principle of computer algorithms, Verilog entry helpful, the report contains the code and
dianti
- 实现电梯的基本功能，并且在算法方面的基本算法进行了改进。-The basic function of the realization of elevator and the improved basic algorithm .
LDPCQPSK
- 讲述了LDPC的基本原理及算法，特别讲述了LDPC与QPSK如何结合才能发挥信道编码与高阶调制的作用-Describes the basic principle and algorithm of LDPC, especially about how the combination of LDPC and QPSK channel coding and can play the role of higher order modulation
FFT_report_VHDL
- 讲解VHDL的一些基本概念、用法。其中还包含了频谱分析的一些介绍，重点在于FFT算法介绍。-VHDL to explain some basic concepts, usage. Spectral analysis which also includes some descr iption, with emphasis on FFT algorithm introduced.
keilc-shiyan3
- 单处机实验程序，实现数据统计及排序实验 熟悉单片机的指令系统，了解程序设计基本方法1、 排序用冒泡排序算法-One experimental program at the machine, data statistics and sort familiar to microcontroller instruction experiment to understand the basic method of 1 programming, sorting using bubble sort al
Char5-basic-arithmetic-logic-models
- 夏宇闻著作：从算法设计到硬线逻辑的实现,CHAR5：基本运算逻辑和它们的Verilog_HDL模型-XIA Wen works: from algorithm design to hard wire logic implementation, CHAR5: basic arithmetic logic models and their Verilog_HDL
FPGA-AND-FIR
- 基于FPGA的FIR滤波器设计与仿真文讨式算法系统的基本原理采用分布式算法-FPGA-based FIR filter design and simulation-type algorithms of the text discuss the basic principles of a distributed algorithm
sqrt-base-on-fpga
- 对一种改进的不恢复余数的开方算法(non - restoring square - root algorithm)进行了讨论 ,并将其应用于基于 IEEE 754 标准的32 位浮点格式的开方运算中 ,以一款 FPGA 为载体 ,实现了进行运算的基本电路。对目前存在的几种开方 算法进行了评述 ,分析了他们的优缺点 ,提出了改进的不恢复余数开方算法模块化的设计思路与关键电路 ,并分析了仿真和 逻辑综合的结果 ,证明了该算法运算速度较快且占用资源极少的特点。-An improved no
FPGA-BASIC-DES
- 采用vhdl实现DES算法，有详细的设计理论。为电子科技大学研究生论文。-VHDL realize the use of DES algorithm, a detailed design theory. For the University of Electronic Science and Technology Graduate thesis.
ifir_64
- verilog hdl, quartus.64阶的简单回声抵消器，采用的是基本的LMS算法，简单改进，可用于初期了解。功能背景是对通信领域中，比如打电话时自己的声音到达对方经对方环境多径反射又传回自己这边，即回声。为将回声消除采用回声抵消装置。-64 steps a simple echo canceller is used in the basic LMS algorithm, a simple improvement, can be used for the initial understa
Binary_to_BCD_Converter
- This is a binary to BCD convert designed by using the “shift and add-3 algorithm”. The verilog code of basic cell add-3 is also included in this file.
verilog
- cordic算法的基本原理的文档，verilog源代码，非常易于理解。-The basic principle of cordic algorithm documentation, verilog source code, very easy to understand.
DCT_verilog
- DCT是数字图像处理中的一种基础算法，实现从时域到频域的转换，从而去掉时域中数据的相关性，有利于量化后对变换系数采用游程编码和Huffman编码。-DCT is a digital image processing a basic algorithm to achieve the conversion the time domain to the frequency domain, and thus remove the domain relevance of data in favor of
sha1
- SHA1 hashing algorithm core.Basic architecture modified to perform 5 basic algorithm steps at single clock cycle.