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数据结构c描述习题集答案
- 减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。 二、设计原理 输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updown：计数器进行自加/自减运算控制（1：自加/0：自减）； load_d-a counter a reduction, design requirem
multiplier-accumulator(vhdl)
- 用VHDL语言描述和实现乘法累加器设计,4位的被乘数X和4位的乘数Y输入后，暂存在寄存器4位的寄存器A和B中，寄存器A和B的输出首先相乘，得到8位乘积，该乘积再与8位寄存器C的输出相加，相加结果保存在寄存器C中。寄存器C的输出也是系统输出Z。(原创，里面有乘法部分和累加部分可以单独提出来，很好用) -With the VHDL language to describe the design and realization of multiplier-accumulator, four of
miller
- 整个系统分为两个模块：检测模块和解码模块。检测模块主要完成从输入串行序列判断出A，B或C信号，并分别输出脉冲标志脉冲串Signal_A，Signal_B和Signal_C；同时，当检测到任一信号时，BIT_EN_temp输出一个高脉冲。解码模块根据检测模块输出的三个标志脉冲进行0/1解码，输出最终的密勒解码数据DOUT；同时，输出DATA_EN和BIT_EN两个标志信号。-The whole system is divided into two modules: detection module
ca_gen
- 此Verilog程序产生用于GPS卫星导航信号的C/A码，输入信号有时钟、时钟使能、复位、给定的卫星编号，输出产生的C/A码。此程序在代码上进行优化，占用了更少的资源。-This procedure generated Verilog for the GPS satellite navigation signals C/A code, the input signal with the clock, clock enable, reset, given the satellite number,
3-input_majority_detector
- 这是一个3输入多数探测器.它有3个输入（A，乙，丙）和1个输出（Y）-This is a 3 input majority detector.It have 3 input(a,b,c) and 1 output(y)
verilog_testbench_genetator
- 这是一个perl程序 只需要在cmd中运行，参数为你的Verilog名字 功能是:半自动生成Verilog的testbench，提高编码效率-#-----READ ME of verilog_tb_generate.pl----------------------| # | #-----copyright(C) Xzmeng 2010---------------
FPGA-Kai-Fa-Ban.REV2.0
- 本产品教程与注亍NIOS Ⅱ嵌入式开収,主要由C诧言开収,因此,打好C诧言的基础很重要,在此推荐一本《C程序设计诧言》(第2版),英文名为《The C Programming Language》(Second Edition),该书是由C诧言的设计者Brian W.Kernighan和Dennis M.Ritchie编写的一部介绍标准C诧言及其程序设计方法的权威性经典著作。全面、系统地讱述了C诧言的各个特性及程序设计的基本方法，包括基本概念，类型和表达式、控制流、函数不程序结构、指针不数组、结构
alu-10-10
- 16位运算器，包含+、-、与或非、移位等功能，内部指定a、b、cin，输入clk与rst，输出16位y与c\z标志位-16-bit arithmetic unit, including+,-, and or, shift and other functions, within the specified a, b, cin, input clk and rst, 16-bit output y and c \ z flag
digitron_driver_VHD
- 关于easy fpga开发板的led数码管的驱动； --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -- 控制位ctrl_digout[7:0]共八位，任意时刻只能有一个为高，即只有一个
digitron_driver_V
- 关于easy fpga开发板的led数码管的驱动； 此为verilog程序 --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -- 控制位ctrl_digout[7:0]共八位，任意时
first
- 3-8译码器：输入变量为三个A,B,C，输出变量有8个，即Y0~Y7。 G1,G2A,G2B为选通输入，仅当G1=1, G2A=0, G2B=0时，译码器能够正确输出，否则，译码器输出无效，Y0~Y7均为高电平“11111111”。 -The 3-8 decoder: input variables for the three A, B, C, the output variables are eight, i.e. the Y0 ~~ Y7. G1, G2A, G2B strobe
BCD-counter
- 一个2位的BCD码十进制加法计数器电路，输入为时钟信号CLK，进位 输入信号CIN，每个BCD码十进制加法计数器的输出信号为D、C、B、A和进位输出信号COUT，输入时钟信号CLK用固定时钟，进位输入信号CIN. -A 2-bit BCD code decimal adder counter circuit input as the clock signal CLK, a carry input signal CIN, D, C, B, A, and the carry output s
coder3_8
- 3/8译码器 译码输入：A、B、C，输入信号：EN；EN输入信号正常时为高电平，当EN为低电平时，无论A、B、C输入信号为何值，输出Y0…Y7均为高电平“1”。 电路逻辑功能实现后，可将该逻辑功能下载到FPGA中。注意选择：输入信号线4根、输出线8根（接发光二极管指示灯）；测试时根据输入信号的变化观察输出信号的改变。-3/8 decoder decodes input: A, B, and C, the input signal: EN en normal input si
decoder3_8
- -译码器输出是低电平有效。所以每一次只有一个低电平。 --KEY1键和KEY2键和KEY3键作为 A b C信号的输入。LED灯作为输出显示状态 --按键的默认状态是1 高电平 --当按键按下时 对应的I/O为低电平（0）， --为了得到不通的值，三个按键不按下时，都是111.表示7；三个按键都按下时,都是000.表示0-- The output of the decoder is active low. So every time only a low level.- KEY1 a
h2
- 加法器 输入信号： 输入数实部Ra，Rb，Rc，Rd，虚部Ia，Ib，Ic，Id的数据宽度均为19位；每次向加法器阵列只能送一个操作数，包括实数R（19bit）、虚部I（19bit）；操作数据a、c、b、d的顺序连续送入，在加法器列中要进行串并变换。 CP脉冲。 输出信号： 输出数实部Ra’，Rb’，Rc’，Rd’，虚部Ia’，Ib’，Ic’，Id’的数据宽度均为21位。-Adder input signal: the real part of the input numbe
TEST1
- 在本实验中，用三个按键开关来表示 1 位全加器的三个输入（ Ai、 Bi、 Ci）； 用二个 LED 来表示 1 位全加器的二个输出（ Si， C）。通过输入不同的值来观察输 入的结果与 1 位全加器的真值表（表 1-1）是否一致。-In this experiment, three button switches to represent three input a full adder (Ai, Bi, Ci) two by two LED to indicate output a