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搜索资源列表

  1. anjian

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  2. 按键输入模块(key): --可编程延时发生器(数字同步机)的前端输入模块:0-9十个数字键按键输入模块原型 --前端模块:消抖 --对i0-i9十个输入端的两点要求: --(1)输入端要保证一段时间的稳定高电平 --(2)不能同时按下两个或多于两个的键 --后级模块:1、编码;2、可变模计数器 --编码模块:8线-4线(0-8 BCD码) --可变模计数器模块:以编码模块输出的32位BCD码为模值-button input module (key) : -- p
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2816
    • 提供者:汪汪
  1. gsrd_7_1_2

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  2. xilinx下的Gbit级通行参考设计,已经过本人验证-Gbit-class xilinx passage under the reference design, I have been to verify
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-11
    • 文件大小:18690620
    • 提供者:张峰
  1. calculator

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  2. 课设一个,又臭又长,是一个用verilog编写的计算器,对应革新科技的某个sopc开发平台,键盘会扫描,七段二极管会译码且是并行输出,上传的是整个工程,在该开发平台上基本正常,主程序段编写的较为幼稚,希望大家多多扔玉。注:主程序段预计做八位计算器,后来因为实验平台只有六个数码管无奈之下后两位没接,主程序中的ac有问题,在开发平台上没效果,压缩包里的图是主程序在quartus下的仿真图,开发环境是quartus,不知应选哪项。最后:初次上传欢迎指正 -Set up a class, but als
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-28
    • 文件大小:10809099
    • 提供者:raven
  1. mipsfinal

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  2. 用vhdl设计的一个mips小型cpu,不带流水,有r类,i类,j类指令都有~·-Using vhdl design a mips small cpu, with no running water, there are r class, i type, j class instruction have ~*
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:354713
    • 提供者:yusufu
  1. counter

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  2. simple counter I hope that will be useful. written in class at school I hope that is useful for all concerned
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:55996
    • 提供者:Kaczmar86
  1. 93c

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  2. 基于xilinx spartan 3e 开发板的ATMEL 93c系类(46 56 66)EEPROM 接口程序。可以将EEPROM值读出并显示于LCD上。读取频率由DCM控制。读出结果可以自动和设定值(55AA 或AA55等)进行比对,并也在LCD上显示verify的结果。 通过switch可以选择连续读出整个存储空间和组织模式(8bit 或16bit),通过button按字节读取。鄙人自己编写的,已通过上板测试-Xilinx spartan 3e development boards of
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:597212
    • 提供者:李华
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