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搜索资源列表

  1. GOLD_VHDL

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  2. 论文讨论的是基于VHDL 实现在系统编程平衡GOLD 码逻辑电路设计,给 出周期与相位可编程平衡GOLD 码生成电路设计方案。该方案由最长线性移位寄存器 与可选反馈支路构成。-Discussion paper is based on VHDL programming to achieve a balance in the system logic circuit design GOLD code given cycle and phase balance GOLD programmabl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:108827
    • 提供者:wendy
  1. MYCRC

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  2. 由于altera公司的CRC生成和校验模块不支持本系统使用的Cyclone IV E系列FPGA,因此本文独立设计了CRC模块。该模块的接口与altera公司的CRC模块接口基本一致,能够对16位输入的数据流进行CRC校验码生成和校验。本文采用CRC-CCITT生成项,其表达式为:X16+X12+X5+X0。本模块需要startp信号及endp信号指示数据传输的起始及结束。本模块采用状态机设计,对于数据头和数据尾分别由不同的状态来处理。在本模块中,使用了for循环,这会消耗较多的FPGA资源,但
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:4311
    • 提供者:陈建
  1. Process_Algebra_www.softarchive.net

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  2. Research towards meeting the higher demands for higher data rates was the main reason for the birth of an evolution technology towards the 4th generation mobile communication systems. This evolution to the current 3rd generation UMTS systems
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3643435
    • 提供者:Dang Dung
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