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  1. encode_t tlk2201发射接收源码

    2下载:
  2. tlk2201发射接收源码,8b10b编解码器,实现千兆速率收发。可用于视频光端机接收发射处理串并变换。-tlk2201 transmitting and receiving source, 8b10b codec to achieve gigabit rate transceiver. Optical receiver can be used to transmit video processing strings and transform.
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-23
    • 文件大小:1490
    • 提供者:wzx
  1. sim_uart

    0下载:
  2. uart 收发器 verilog 代码,实现自收发功能 sys clk = 25m, baud 9600 停止位1, 无校验位; 代码实现了串口自收发功能,及把从 PC 收到的内容都发送会 PC, 其他波特率,自行修改代码即可,在 alter 的FPGA 上调试通过; -verilog code uart transceiver to achieve self-transceiver function sys clk = 25m, baud 9600 1 stop bit, no par
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:2434
    • 提供者:周西东
  1. uartfifo

    0下载:
  2. 一个串口和收发器,可以发送串口数据到电脑的串口程序中-A serial port and the transceiver can send serial data to the computer' s serial port program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:723852
    • 提供者:xiaole
  1. my_uart

    0下载:
  2. 数据收发器,串口模块,可使用串口调试小助手来进行数据收发,验证模块的功能-Data transceiver, serial module, you can use the serial port to debug his assistant to send and receive data, verify the functionality of the module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:507635
    • 提供者:周勇涛
  1. GTX_pcie_circle

    0下载:
  2. ise v6开发板 外部pcei连接线 用GTX收发器实现自环回收发 可以用chipscpoe查看数据-ise v6 development board outside pcei cable with GTX transceivers to achieve self-loop recycling hair can be used to view data chipscpoe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-21
    • 文件大小:6379520
    • 提供者:mayilan
  1. UART(RS232)

    0下载:
  2. 用VERILOG语言实现的通用异步串行收发器(RS232收发器),波特率可设置,通讯稳定,已成功应用于实际项目。-VERILOG language with universal asynchronous serial transceivers (RS232 transceiver), the baud rate can be set, communication stability, has been successfully applied in actual projects.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:603002
    • 提供者:zyb
  1. UART

    0下载:
  2. 设计一个具有固定波特率的UART串口收发器,可以实现9600波特率的串口通信,能够与PC机串口进行通信,支持8比特数据位、1比特停止位、无校验、无硬件流控模式。-Designed with a fixed baud rate of UART serial port transceiver can achieve 9600 baud serial communication, able to communicate with the PC serial port, support for 8-bi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2605
    • 提供者:刘旭
  1. hdl-master

    4下载:
  2. AD9361的ip核,已经调试通过,在vivado上可以运行通。AD9361是一个双通道的便捷收发器,通常用于3G/4G基站。-AD9361' s ip nuclear, debugging has been passed on vivado can run through. AD9361 is a dual-channel transceiver convenient, usually used in 3G/4G base stations.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1325056
    • 提供者:liufei
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