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2011年电子设计大赛e题《简易数字信号传输分析仪》verilog源代码，实现后端采样同步时钟-E Electronic Design Contest 2011 problem " simple digital signal transmission analyzer" verilog source code sample to achieve the back-end clock synchronization
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本文件是在ALTERA公司的QUARTUS下VHDL+原理图编写的时钟同步逻辑-This document is in the company' s QUARTUS ALTERA under VHDL+ schematic written clock synchronization logic
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用VHDL 设计的单时钟同步十进制可逆计数器的设计-VHDL design using a single clock synchronization decimal CNTR Design
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时钟同步模块：通过时钟同步模块，将模拟前端提取的时钟信号和数据进行同步，使得数字后端可以正确读取数据。-Clock synchronization module: The clock synchronization module, the analog front-end of the clock signal extraction and data synchronization, making the number of back-end data can be read correctly
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描述跨时钟域分析,分析和解决异步时钟同步设计问题.-Descr iption of cross-clock domain analysis, analyze and solve design problems in asynchronous clock synchronization.
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时钟同步主要用在产生10NHZ时钟已近IRIG-B-Clock synchronization
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一种跨时钟域的时钟同步方法，包含源文件和测试文件~-A cross-clock domain clock synchronization methods, including the source files and test files ~
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本模块是利用时钟同步输入的异步信号，使信号用于状态机处理，减少跑飞的概率。-This module is to use asynchronous clock synchronization input signal, the signal for the state machine, decreases the probability of runaway."
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Verilog 代码 读写时钟同步 复杂三台总线建模-Verilog code to read and write three bus clock synchronization modeling complex
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可控数字钟，通过串口实现红外发射接收，旋转LED实现时间同步显示-Controllable digital clock, through the serial port infrared transmitting and receiving rotating LED time synchronization display
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引入了D 触发器的长帧同步时钟的产生,其是一个时钟分频的例子，特别提醒了如何在程序中引入触发器，适合初学者引用。-The introduction of the D flip-flop of long frame synchronization clock generation, it is an example of a clock divider, remind how the introduction of the program
Trigger reference for begin
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关于easy fpga开发板的led数码管的驱动；
--输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通，
-- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字
-- 控制时钟clk_dig一位用于时钟同步
--输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内；
-- 控制位ctrl_digout[7:0]共八位，任意时刻只能有一个为高，即只有一个
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关于easy fpga开发板的led数码管的驱动；
此为verilog程序
--输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通，
-- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字
-- 控制时钟clk_dig一位用于时钟同步
--输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内；
-- 控制位ctrl_digout[7:0]共八位，任意时
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fpga中往往会遇到跨时钟，或者异步时钟，这就需要涉及到时钟的同步问题。-often will be in the fpga experience across clock or asynchronous clock, which relates to clock synchronization issues
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长帧同步时钟的产生， 源码程序，实验好用-Long frame synchronization clock generation, source program, easy to use experimental
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4分频时钟，同步，带清零功能。可用于时钟分频设计-4 divided clock, synchronization, with clear function. Can be used for clock divider design
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同步fifo和异步fifo程序，含时钟同步。运用格雷码-Synchronous FIFO and asynchronous FIFO FIFO procedures, including clock synchronization. Application of gray code
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digital Matched Filter design - including the clock synchronization of the design and its implementation-digital Matched Filter design - including the clock synchronization of the design and its implementation..
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通信主从机双向系统时钟同步，用于扩频、跳频等。由从机发起时间校准请求，主机回复时间信息，达到主从机的时钟同步。-Slave two-way communication between the host system clock synchronization for spread spectrum, frequency hopping and so on. Initiated by the slave time alignment request, the host response time
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用VHDL语言编写实现以下功能：用PLL，复位器，分频器，同步时钟，计数器来产生正弦波，再在其上加扰，用FIR滤波器进行滤波整形，最后得到输出。-Using VHDL language to achieve the following functions: PLL, reset, clock synchronization, frequency divider, counter to generate sine wave, and then scrambling on the filter sh
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