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fpga_DO
- 根据ModelSim提供的命令或者Tcl/Tk语言的语法，将仿真Cmd流程的仿真命令依次编写到扩展名为“do”的宏文件中，然后直接执行这个DO文件，就可以完成整个仿真流程-According to the order provides ModelSim or Tcl/Tk language syntax, the simulation process simulation Cmd command followed by the preparation of the extension "
cmd_pro
- 用于SD卡通信控制部分的命令收发部分，verilog语言描述-Communications control part for the SD card send and receive part of the command, verilog language to describe the
summator
- 加法器是产生数的和的装置。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。加法器可以用组合逻辑电路实现也可以用VHDL语言实现。-Adder is generated and the number of devices. Arithmetic logic unit is used as a computer
jiao-tong-deng
- VHDL语言设计交通信号指挥灯自动指挥的设计-VHDL language design traffic signal lights automatically directing the design of the command
Verilog--Tutorial
- Verilog语言的入门教程，包含语言的结构，命令字符，标示符等语法的使用，以及各种入门的测试例程等。-Verilog language tutorial, including the structure of the language, the command character, identifiers etc. the use of grammar, and a variety of entry test routines.
Example-b8-3
- 学习使用DO文件进行仿真的基本方法,根据ModelSim提供的命令或者Tcl/Tk语言的语法，将仿真Cmd流程的仿真命令依次编写到扩展名为“do”的宏文件中，然后直接执行这个DO文件，就可以完成整个仿真流程-DO learn how to use basic file simulation method, according to the syntax of the command or ModelSim provides Tcl/Tk language will flow simulation
FIFO
- 用verilog语言编写的FIFO文件，这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令，希望能够帮助读者-With verilog language FIFO file, which is a traditional sequential execution method, first enter the command to finish and retire, followed by only the second instruction execution, h