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  1. LED.VHDL

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  2. LED控制VHDL程序与仿真 分别介绍采用FPGA对LED进行静态和动态显示的数字时钟控制程序-LED control procedures and VHDL simulation briefed on the use of FPGA LED static and dynamic significantly the figures show clock control procedures
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:5583
    • 提供者:少龙
  1. 数字频率计VHDL程序与仿真

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  2. 数字频率计VHDL程序与仿真 文件名:plj.vhd。 --功能:频率计。具有4位显示,能自动根据7位十进制计数的结果,自动选择有效数据的 --高4位进行动态显示。小数点表示是千位,即KHz。 ,Digital Cymometer VHDL procedures and simulation of the file name: plj.vhd.- Function: frequency meter. With four shows that will automatically coun
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-23
    • 文件大小:100190
    • 提供者:小草
  1. ThetaxiaccountingsystembasedonVHDL

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  2. 利用VHDL 语言设计出租车计费系统, 使其实现计费以及预置和模拟汽车启动、停止、暂停等功能, 并设计动态扫描电路显示车费数目, 突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点。此程序通过下载到特定芯片后, 可应用于实际的出租车计费系统中。-The taxi accounting system based on VHDL includes the design of the tariff software , the p reset and simulation ofthe ca
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:117953
    • 提供者:珍子
  1. ttt

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  2. 该系统利用VHDL语言、PLD设计出租车计费系统,以MAX+PLUSⅡ软件作为开发平台,设计了出租车计费器系统程序并进行了程序仿真。使其实现计费以及预置和模拟汽车启动、停止、暂停等功能,并动态扫描显示车费数目。-The system is the use of VHDL language, PLD design taxi billing system to MAX+ PLUS Ⅱ software as a development platform designed billing syste
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:183616
    • 提供者:cch
  1. LEDVHDL

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  2. 8.2 LED控制VHDL程序与仿真 本节分别介绍采用FPGA对LED进行静态和动态显示的数字时钟控制程序。 1. 例1:FPGA驱动LED静态显示 --文件名:decoder.vhd。 --功能:译码输出模块,LED为共阳接法。 --最后修改日期:2004.3.24。 -8.2 LED control and simulation of VHDL procedures introduced in this section of the LED using FPGA st
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:5263
    • 提供者:wangnan
  1. VHDL

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  2. 该系统利用VHDL语言、PLD设计出租车计费系统,以MAX+PLUSⅡ软件作为开发平台,设计了出租车计费器系统程序并进行了程序仿真。使其实现计费以及预置和模拟汽车启动、停止、暂停等功能,并动态扫描显示车费数目 -In this system, VHDL language, PLD design taxi billing system to MAX+ PLUS Ⅱ software as a development platform to design a taxi meter syst
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:178228
    • 提供者:xing
  1. TDvedynausermanual

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  2. ve-DYNA® 为用户提供了车辆动力学、车辆非线性行为的可配置仿真模型。用户根据自己的工程问题选择合适的车型(轿车,货车,拖车)和适当的版本(低级,标准,高级)就能实现不同的应用。用户基于模型就能开发自己的控制算法或者部件,然后通过离线仿真和硬件在回路仿真来进行检验和验证。只需要进行鼠标键盘的操作,就可以对种种的动力学问题进行分析,比如悬架动力学,车辆动力性或操纵稳定性。这样 就 能够减少昂贵而且费时甚至是危险的实车试验。可以在无人监控的情况下完成整个的测试、优化和系统验证 。本文为v
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:4251990
    • 提供者:dd
  1. 2

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  2. EDA的课程设计,利用VHDL语言、PLD设计基于FPGA的出租车计费系统,选用ALTERA公司低功耗、低成本、高性能的FPGA芯片EPF10K10,以MAX+PLUSⅡ软件作为开发平台,设计了出租车计费器系统程序并进行了编译,功能仿真和下载。使其实现计费以及预置和模拟汽车启动、加速、停止、暂停等功能,并动态扫描显示车费数目。-EDA curriculum design, the use of VHDL language, PLD design FPGA-based taxi billing s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:8175
    • 提供者:wang
  1. eda

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  2. 该系统利用VHDL语言、PLD设计出租车计费系统,以MAX+PLUSⅡ软件作为开发平台,设计了出租车计费器系统程序并进行了程序仿真。使其实现计费以及预置和模拟汽车启动、停止、暂停等功能,并动态扫描显示车费数目。-The system uses VHDL language, PLD design taxi billing system to MAX+ PLUS Ⅱ software as a development platform, the taxi meter system was desi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:164952
    • 提供者:OFDM
  1. Electronic-clock-simulation

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  2. 1、LCD显示“时钟”样式,时针、分针、秒针显示实时时间; 2、LCD显示“数字钟”样式,动态显示年、月、日、时、分、秒; 3、显示时间可以修改并使“时钟”与“数字钟”保持一致; 4、LCD下方动态显示小组成员姓名、学号等个人信息。 -1, the LCD displays "clock" style, hour, minute, second hand, displays real time LCD display digital clock style, dynamic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:2835
    • 提供者:龚小宝
  1. ex2

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  2. 驱动四位共阴极数码管数字显示的电路如图所示。该电路采用动态扫描显示技术,当扫描信号的频率大于50Hz时,可显示稳定的四位数码。试采用FPGA器件设计该电路。写出每个模块的VHDL程序;并在相应的EDA仿真工具上进行仿真。-Drive four common cathode LED digital display circuit as shown. This circuit uses dynamic scanning display technology, when the scan signal
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:37995
    • 提供者:zhuang
  1. Screen-saver

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  2. 设计一个屏幕保护程序,对其编译,仿真,下载。 屏幕保护程序具体要求如下: 1. 使用ISE附件中的CORE Generator在块RAM/ROM中存储一幅图像数据,将此模块作为屏幕保护程序的一部分,存储屏幕保护程序中所用的图像。 2. 当启动程序或者按下btn[3]时,图像显示在其初始位置(C1,R1)处,(C1,R1)为图像左上角像素点初始位置。这里,我们设置的初始位置即为左上角坐标(0,0)处。 3. 按下btn[0],图像按照设定方式产生动态效果。我们的实验中设计的是按下
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:5235
    • 提供者:刘东辉
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