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  1. BoothMultiplier

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  2. -- Booth Multiplier -- This file contains all the entity-architectures for a complete -- k-bit x k-bit Booth multiplier. -- the design makes use of the new shift operators available in the VHDL-93 std -- this design passes the Synplify synthe
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1833
    • 提供者:罗兰
  1. Shifters_vhdl

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  2. -- Title : Barrel Shifter (Pure combinational) -- This VHDL design file is an open design you can redistribute it and/or -- modify it and/or implement it after contacting the author -- You can check the draft license at --- Title : Barrel Shift
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2025
    • 提供者:陈朋
  1. CRC

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  2. CRC循环校验码的生成。文件里是(40,32)的校验码生成电路,采用串行输入、串行输出的方式。-CRC checksum generation cycle. File is (40,32) of the check code generation circuit, the use of serial input, serial output mode.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:142933
    • 提供者:李雪茹
  1. 33162769crcm

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  2. 基于FPGA的差错控制编码,CRC循环校验码的VHDL程序代码,含仿真文件-FPGA-based error control coding, CRC cyclic check code VHDL code, including simulation file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1023
    • 提供者:Angela Lee
  1. pick_word

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  2. 从字串中挑选字母 进行校验操作 ,其中含有测试文件-Select letters from string Check operation,Which contains the test file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:935
    • 提供者:张恒
  1. crc

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  2. 本代码是CRC循环冗余校验实例,包含顶层原理图文件,十分直观-The CRC is cyclic redundancy check code examples, including the top-level schematic file, very intuitive
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:449068
    • 提供者:renjiale
  1. ethernetframe

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  2. 实现ethernet帧的解析,读入一个文件,将文件中的帧逐个解析并输出,进行CRC校验-Ethernet frame to achieve the resolution, read a file, the file-by-frame analysis and output, the CRC check
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:9176
    • 提供者:smallstar
  1. jpeg_hardware.tar

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  2. 用FPGA实现的JPEG压缩器,可以直接使用,内含完整文档说明-This project features a complete JPEG Hardware Compressor (standard Baseline DCT, JFIF header) with 2:1:1 subsampling, able to compress at a rate of up to 24 images per second at the maximum resolution 352x288 (on XC2V
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:868485
    • 提供者:
  1. my_uart2

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  2. 基于FPGA的串口通信源代码。已经经过调试助手测试,-Release 13.2- WebTalk (O.61xd) Copyright (c) 1995-2010 Xilinx, Inc. All rights reserved. Project Information -------------------- ProjectID=BFC2DD71D6FA404A87FDA640DB4B5999 ProjectIteration=14 WebTalk Sum
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:253869
    • 提供者:chen
  1. zongbian4

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  2. 基于verilog语言的差分曼彻斯特编码,内包含数据的采集,CRC校验(8位),和编码,输出。附有完整的工程文件。可直接调用modelsim仿真。-Based on differential Manchester encoding verilog language, and contains data collection, CRC check (8), and coding. With complete project file. Modelsim simulation can be call
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4214420
    • 提供者:史成强
  1. 0011.DBCONN

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  2. File list(Click to check if it's the file you need, and recomment it at the bottom):
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-03
    • 文件大小:4096
    • 提供者:ehdudurrdjd
  1. Mashayan

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  2. rebuild file in check for
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-20
    • 文件大小:32768
    • 提供者:Ziker
  1. 2016-17 IETE

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  2. check the file, its the IETE pics
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-02
    • 文件大小:5681152
    • 提供者:usha1234
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