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143637___fpgas_and_cplds
- vhdl couter 3 bit and make by vhdl and vhdl
yuyincaiji
- 语音采集与回放系统源代码：1.为了使读音数据存储的时间更长，速度更快，选用了256K*16Bit的SRAM；2.为了减少单片机的控制复杂度，使用了FPGA来控制SRAM的读写操作，节约了不少单片机的I/O资源；3.为了以后的高速数据存储，本设计中加入了fifo,其位宽及深度可在程序中自由设置，方便灵活。-Speech acquisition and playback system source code: 1. In order to make pronunciation longer data
final_8
- 8. 對於按鍵輸入密碼鎖，假設reset後，七節燈管顯示「0」，而且使用sw1、sw2、 sw3三個，只要按下任何的sw1、sw2、 sw3，都會讓七節燈管顯示值加「1」。-8. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2, sw3 3, just press any sw1, sw2,
cml
- 基于Verilog的数字基带通信系统 3. 项目描述：本系统为通信原理课程设计课题之一，用Verilog语言编写数字基带通信系统的应用程序，完成P=31的m序列的生成，并进行HDB3编码传输，在接收端进行译码接收。-Verilog-based digital baseband communication system 3. Project Descr iption: The system is one of the topics Communication Theory course des
VHDL-dianti
- 高楼电梯自动控制系统(Windows平台上运行的ispLEVER编程软件。 ): 1统控制的电梯往返于1-9层楼。 2客要去的楼层数可手动输入并显示（设为A数）。 3梯运行的楼层数可自动显示（设为B数）。 4A>B时，系统能输出使三相电机正转的时序信号，使电梯上升； 当A<B时，系统能输出使三相电机反转的时序信号，使电梯下降； 当A=B时，系统能输出使三相电机停机的信号，使电梯停止运行并开门； 5是上升还是下降各层电梯门外应有指示，各层电梯门外应有使电
3
- 利用fpga控制lcd1602的时序，使液晶工作，能够显示字符。-Fpga timing control lcd1602 use to make the LCD work, to display characters.
shift_register
- It is noise generator.it is a linear feedback 16 shift-registe where the bits 15,14,12,3 are fed back via xor gates.make random signal close to real noise
afficheur
- Allow you to make display on your Spartan-3 Xc3s2-Allow you to make display on your Spartan-3 Xc3s200
paixu
- 给定一个带期限的作业排序问题, n=5, (p1,p2,p3,p4,p5)=(6,3,4,8,5), (t1,t2,t3,t4,t5)=(2,1,2,1,1), (d1,d2,d3,d4,d5)= (3,1,4,2,4), 应用FIFOBB求使总罚款数最小的可行作业集J, 要求:实现对不同作业排序问题实例的求解，问题实例的输入数据存储在case.txt文件中。-Given a scheduling problem with the operation period, n = 5, (p1, p
Digital-LED-display
- 将单片机的I/O输出接到1位7段LED数码管上，编程使该LED数码管依次显示0、1、2、3、4、5、6、7、8、9、全灭各1s，然后重复这一过程。-The microcontroller' s I/O output to a 7-segment LED digital tube, LED digital tube programming in order to make the show 0,1,2,3,4,5,6,7,8,9, all off the 1s , then repeat t
EWB_eclock
- 用方波信号发生器发出1HZ的稳定的方波信号作为CP信号输入 ,秒计数器满60向分计数器进位,分计数器满60向小时进位,小时计数器按“23翻0”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒。并具有可整点报时与定时闹钟的功能。 本数字钟的功能列表如下： 1）基本功能：秒、分钟、小时计时、显示及校对； 2）整点报时功能：在每小时59分50秒开始500Hz频率发声提示，整点时1000Hz发声，之后声音停止； 3）定时报闹功能：可设定闹钟定点报闹，可用开
sumUnit
- 包含一个将二进制加法结果转换为3位BCD码的结构。以方便用七段译码器显示结果。-Convert result of binary adding to 3-digits BCD code, and thus make it easy to display the result with 7 segments decoders.
Example-b4-1
- 1. 定制一个双端口RAM，DualPortRAM 2. 在顶层工程中实例化这个RAM 3. 实现这个工程，在Quartus II仿真器中做门级仿真 4. 在ModelSim中对这个工程进行RTL级仿真 -Customize a dual port RAM, DualPortRAM On the top floor of the RAM engineering instantiation To realize the project, in Quartus II simu
Digital-Clock
- 1．具有‘时’、‘分’、‘秒’、‘毫秒’的数码管十进制数字显示。 2. 具有手动校时、校分的功能。 3．具有定时与闹钟功能，能在设定的时间使LED灯亮光。 4．能进行整点报时。即从59分50秒起，每隔2秒钟绿色LED灯点亮一次，连续5次，最后一次红色LED灯点亮一次，表明到达整点。 5、具有秒表功能，能显示1 秒，手动停止。 6、具有倒计时功能，显示小时、分钟、秒。 -1. With ' when' , ' points' , ' secon
adc0809
- 1、用状态机设计A/D转换器ADC0809的采样控制电路，并在数码管上显示转换结果； 2、设置有复位和启动/保持开关，要求 ⑴ 复位开关用来使A/D转换器复位，并做好A/D转换准备； ⑵ 启动/保持开关用来控制A/D转换器开始连续转换或停止转换保持结果，即按一下启动/保持开关，启动A/D转换器开始转换，再按一下启/停开关，停止转换并保持结果。 3、采用Verilog HDL语言设计符合上述功能要求的控制电路。-1, with the state machine design A/
15_tlc5620dac
- 利用状态机实现对tlc5620dac控制，实验时按key1,可选择DAC的通道，数码管1显示，按key2，key3可 输入8位数/模转换值，由数码管3，4显示，按key4，选择输出电压模式，由数码管8显示，0表示1倍，1表示2倍，按key5,将当前数据发送到DAC模块启动一次DA转换，这时可以万用表测量输出，也可以与理论值做下比较。-When using state machine to control the tlc5620dac, experiment by key1, choice o