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TLC5510APhase
- 运用TLC5510A高速(20M),扫描出波形,测量相位差,两个TLC5510A测两个波形. -TLC5510A use of high-speed (20M), scanning waveform, phase difference measurement, Measuring 2 2 TLC5510A waveform.
radio.rar
- 本程序演示 ：以非利普TEA5767 为核心的，高中频处理，以及立体声解调，高频锁相环为一体的收音程序， 1 支持手动输入频率 频率范围：87。5MHZ - 108。5MHZ 2 自动搜索电台（本程序已经写好，但效果不太理想，有假台） 3 支持电台编号功能（存储电台频率到24C02） 4 支持频率微调 5 支持电台选择 ,This procedure demo: TEA5767 non-Lipkin at the core, high-frequency processin
PhaseNoise.rar
- 小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾, 但是却引入了严重的相位噪声, 传统的相位补偿方法由于对Aö D 等数字器件的要求很高并具有滞后性实现难度较大。$2 调制器对噪声具有整形的功 能, 因而将多阶的$2 调制器用于小数分频合成器中可以很好地解决他的相位噪声的问题, 大大促进了小数分频技术的 发展和应用。文章最后给出了在GHz 量级上实现的这种新型小数分频合成器的应用电路, 并测得良好的相噪性能。,Fractional-N technology to s
This VHDL code pertains to the DCO model
- code.doc C.1 DCO LEVEL 2 This VHDL code pertains to the DCO model descr iption in Section 6.5.5. The entity declaration of the level 2 DCO is between lines 18 and 39. The VHDL generics or elaboration-phase parameter constants are declared between
pll
- DPLL由 鉴相器、 模K加减计数器、脉冲加减电路、同步建立侦察电路、模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍)为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. -DPLL by the phase detector, K addition and subtraction counter mode, pulse subtraction circuit, sy
vhdl_fir
- 1、输入输出数据宽度为12位， 2、阶数为4阶段线性相位FIR滤波器， 3、类型为：低通。 -1, input and output data width is 12, 2, 4 stages of the order of linear phase FIR filter, 3, type: low pass.
VHDL-dianti
- 高楼电梯自动控制系统(Windows平台上运行的ispLEVER编程软件。 ): 1统控制的电梯往返于1-9层楼。 2客要去的楼层数可手动输入并显示（设为A数）。 3梯运行的楼层数可自动显示（设为B数）。 4A>B时，系统能输出使三相电机正转的时序信号，使电梯上升； 当A<B时，系统能输出使三相电机反转的时序信号，使电梯下降； 当A=B时，系统能输出使三相电机停机的信号，使电梯停止运行并开门； 5是上升还是下降各层电梯门外应有指示，各层电梯门外应有使电
odd_division_wushihai
- 对于实现占空比为50 的N倍奇数分频，首先进行上升沿触发进行模N计数，计数到某一个值n时输出时钟进行翻转，然后再计数（N-1）/2次，再次进行翻转得到一个占空比非50 奇数n分频时钟。同理，同时进行下降沿触发的模N计数，等计数到n时，输出时钟进行翻转，同样再计数（N-1）/2次，输出时钟再次翻转生成占空比非50 的奇数n分频时钟。两个占空比非50 的n分频时钟进行相或运算，即得到占空比为50 的奇数N分频时钟。verilog HDL实现-For achieving a 50 duty cyc
FPGA-based-function-generator
- 本论文设计的任意波形发生器所要实现的基本功能： (1)输出波形的种类：正弦波、方波、三角波、锯齿波、脉冲波、手绘任意波形、任意公式波形。 (2)输出波形每一通道的频率、幅值、偏置都可以由用户调节，并且可以设置多个通道信号之间的相位差。 (3)编辑波形的方式有：设置参数、输入公式、手工绘制通信波特率的全部功能在PC机上实现。 -In this thesis, the arbitrary waveform generator to achieve the basic function
BD63860
- 步进电机驱动器BD63860及应用，可以用来稳定驱动2相步进电机。-Stepper motor driver BD63860 and applications, can be used to stabilize drive 2-phase stepper motor.
Ms32pci
- PCI-ip硬件描述语言-开源的，可以做参考设计，如果需要的话，-This models are written in VHDL! Author is Ovidiu Lupas! MASTER model generates PCI compliant signals checks Target signal compliance with PCI checks data received from Target for correctness generates
VHDL
- 这个是基于一下的要求设计的：1、输入输出数据宽度为12位， 2、阶数为4阶段线性相位FIR滤波器， 3、类型为：低通。-This is based on what the requirements of the design: an input and output data width is 12, 2, the order of the four stages of linear phase FIR filters, 3, type: low pass
Phase1111_Tracking
- 使用Verilog编写的相位跟踪器，可以有效解决锁相环中的相位跟踪问题，ISE12.2下编译通过-Written in Verilog phase tracker can effectively resolve the PLL phase tracking, ISE12.2 compiled by
fp1-40-1_1
- fpga任意频率输出，精度《=2 ，串口控制分频系数，从50hz-51.2k精确分频，其中还包括小数点的处理。 通信部分：波特率处理模块、数据接受模块、数据校验及解码模块 分频部分：altpll锁相环模块，分频数计算模块、小数0.5检验模块、分频模块 -fpga any frequency output accuracy " = 2 , serial control division factor, from 50hz-51.2k precision divider, whi
project_wave_gen_code
- 设计并实现一个可产生正弦波、三角波和锯齿波的波形发生器。其工作频率为60MHz，可产生1MHz、2MHz、3MHz、4MHz、5MHz、6MHz、10MHz的正弦波、三角波和锯齿波。所产生波形的幅度、相位均可调整，输出数据的字长为12比特。应用环境为quartus 2-Design and implement a can produce sine, triangle, and sawtooth waveform generator. The operating frequency of 60MH
ccd
- FPGA用于驱动线阵CCD的程序，对应东芝公司的线阵CCD，只需少量修改既可用于其他2相线阵CCD- FPGA program for driving linear CCD, the corresponding Toshiba linear CCD, with only minor modifications can be used for other two-phase linear CCD
utsya
- Constituting the modulated signals of different frequencies, Channelized receiver based on multi-phase structure, Rotating machinery 2-d holographic spectrum calculation.
tengkan-V2.2
- Calculation crosshairs diffraction image at different distances, Channelized receiver based on multi-phase structure, Verification is available.
step_motor
- 2相混合式步进电机驱动程序，配套MC860H驱动器，共阴极接法 EN提前DIR至少5us，正常工作为高电平 DIR提前PUL下降沿5us确定其状态高或底，DIR 高：正转，底：反转 PUL脉冲信号，高电平不小于2.5us，低电平不小于2.5us(2 phase hybrid stepper motor driver, matching MC860H driver, common cathode connection method.EN advance DIR at least 5us, n
pll
- 三相锁相环，应用于电力电子控制，锁相相位角用于3/2变换等(Three phase phase-locked loop is used in power electronic control, phase-locked phase angle is used for 3/2 transformation, etc.)