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搜索资源列表

  1. PhaseNoise.rar

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  2. 小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾, 但是却引入了严重的相位噪声, 传统的相位补偿方法由于对Aö D 等数字器件的要求很高并具有滞后性实现难度较大。$2 调制器对噪声具有整形的功 能, 因而将多阶的$2 调制器用于小数分频合成器中可以很好地解决他的相位噪声的问题, 大大促进了小数分频技术的 发展和应用。文章最后给出了在GHz 量级上实现的这种新型小数分频合成器的应用电路, 并测得良好的相噪性能。,Fractional-N technology to s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:286509
    • 提供者:朱成发
  1. pll.rar

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  2. 模拟锁相环(apll)的一些simulink模型,Analog phase-locked loop (apll) some simulink model
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:733757
    • 提供者:prescaler
  1. a

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  2. ADPLL of high level phase locked loop
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:1472074
    • 提供者:bc
  1. PLL

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  2. 用VHDL和matlab编写的数字锁相环电路。-Matlab with VHDL and digital phase-locked loop circuit prepared.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:21816
    • 提供者:水淼
  1. wtut_sc

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  2. DCM includes a clock delay locked loop used to minimize clock skew for Spartan-3, Virtex-II, Virtex-II Pro, and Virtex-II Pro X devices. DCM synchronizes the clock signal at the feedback clock input (CLKFB) to the clock signal at the input clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:106637
    • 提供者:shad
  1. matlab-gmsk

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  2. 基于matlab和vhdl的通信原理gmsk调制算法,主要包括GMSK相位路径的计算,GMSK眼图的仿真以验证相位计算的正确性,正余弦表的量化及bin文件的生成,以及用VHDL硬件语言所描述的基于EPM7128的地址逻辑.-Matlab and vhdl based on the principle gmsk Modulation of communication, including GMSK phase path calculation, GMSK eye diagrams of the s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:460926
    • 提供者:zenpging
  1. RUILI

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  2. 均匀相位的瑞利衰落信道matlab仿真程序,并附有详细注释-Uniform phase Rayleigh fading channel matlab simulation program, together with detailed notes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-12
    • 文件大小:10520
    • 提供者:潘斯琦
  1. DDS4.mdl

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  2. DDS(快速正交调制)生成正弦波形,利用相位累加字进行累加,查找查找表内容输出正弦数据,在通信领域应用很多,我采用的是matlab的simulink进行前期仿真-DDS (fast quadrature modulation) to generate sine wave, the use of the word to accumulate phase accumulation, content output sine lookup table lookup data in many applic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:11910
    • 提供者:lu
  1. DDS

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  2. DDS的核心是相位累加器,相位累加器有一个累加器和相位寄存器组成,它的作用是再基准时钟源的作用下进行线性累加,当产生溢出时便完成一个周期,即DDS的一个频率周期。加载Matlab 产生的波形,通过FPGA输出DDS信号-Core DDS is the phase accumulator, a phase accumulator and phase accumulator registers, its role is to carry out a linear accumulation under
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:927032
    • 提供者:wangfeng
  1. costas

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  2. costas锁相环matlab仿真代码,对costas环的研究和硬件实现具有指导意义。-Costas Phase-Loop MATLAB Code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1355
    • 提供者:lengmin
  1. gdpip

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  2. Prediction Error Method for Parameter Identification - the idea of relaxation, Three-phase photovoltaic inverter and network simulation, Car class-based truck driver trying to Matlab program.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-26
    • 文件大小:4096
    • 提供者:neijuipeihen
  1. um210

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  2. Suppressed carrier type differential phase modulation, Three-phase photovoltaic inverter and network simulation, Using matlab written narrowband noise occurs.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-22
    • 文件大小:6144
    • 提供者:fiemunbaoman
  1. dv573

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  2. You can get a very accurate amplitude, frequency, phase estimation, matlab wavelet analysis program, Correlation analysis process matlab method.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:3072
    • 提供者:qenkiuban
  1. im726

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  2. Modeling and simulation pwm rectifier Channelized receiver based on multi-phase structure, matlab implements five gray correlation degree computing model.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:3072
    • 提供者:nengqeisui
  1. aa041

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  2. Matlab wavelet analysis on complex, Suppressed carrier type differential phase modulation, Calculate the multifractal trend fluctuation analysis.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-30
    • 文件大小:9216
    • 提供者:loupoufun
  1. ym264

    0下载:
  2. Part of the license plate recognition locator feature, Three-phase photovoltaic inverter and network simulation, In matlab R2009b debugging through.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-26
    • 文件大小:8192
    • 提供者:lunnanghiupei
  1. ADC_Data_Recv_Module

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  2. 接收机测试输入信号, 生成正余弦波,采样率、频率、幅度、相位可调节 并将生成的数据进行输出 压缩包包括Verilog代码、testbench代码、word文档 matlab仿真代码(The receiver tests the input signal, Generation of positive cosine wave, sampling rate, frequency, amplitude, phase can be adjusted And output the generated da
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-07
    • 文件大小:512000
    • 提供者:nokkk
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