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VHDL采用自然采样法写的SPWM，里面有正弦表，可以通过外接输入正弦波和三角波的频率。
-VHDL using written natural sampling SPWM, there are sine table, you can enter through the external sinusoidal and triangular wave frequency.
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任意信号波形采样和频谱分析演示文件
ADC信号采样、RS232串行通信和频谱分析
增加ADC采样控制模块，接上ADC，即可把模拟信号采入PC机上显示，和相应的频谱分析。
-Arbitrary signal waveforms and spectral analysis of the sampling ADC signal sample presentation, RS232 serial communication and increase the ADC sampling freq
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基于 Cyclone EP1C6240C8 FPGA的ADS2807接口程序，主要用来使用FPGA控制ADS2807的采集。
采用FPGA来模拟ADS2807的时序来实现控制功能。
提供采样频率控制、AD通道转换、采样数据缓存等功能。-Cyclone EP1C6240C8 FPGA-based interface program of the ADS2807, ADS2807 is mainly used to control the use of FPGA collection. AD
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基于 Cyclone EP1C6240C8的ADS2807，DAC2902 测试程序。主要用来使用FPGA控制ADC采集和DAC的输出，从而达到高频率信号处理的功能。首先从ADC2807采集数据，然后送给DAC2902输出。
采用FPGA口线模拟ADC2807和DAC2902的时序来实现。
提供ADC采样频率控制、DAC输出频率控制、输出波形控制、ADC通道转换、DAC通道转换等功能。-Based on Cyclone EP1C6240C8 of the ADS2807, DAC2902
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design and implement a digital system on the Altera NIOS board which will read an analogue input using MicroChip’s SPI MCP3202 12-Bit A/D converter. The 8 most significant bits of the converted data will be displayed on two seven segments of the NIOS
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研究了高倍抽取的数字下变频设计，重点分析了基于级联积分梳状滤波器和级联半带滤波器的多级抽样频率算法。-Extraction of the high-powered digital down-conversion design, the focus of a cascaded integrator comb filter based on cascaded half-band filter and the multi-level sampling frequency algorithm.
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通过AD采样测量频率，输出到数码管显示，测量低频效果并不好-Measured by AD sampling frequency, the output to a digital display, measuring low-frequency effect is not good
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This a SPI for DE_2 board.The file sampling frequency is 20Khz and board frequency used by this 27Mhz.The slaver chip is MCP2302 working under 3.3V.Finally the input analogue voltage for CH0 is between 0V and 3.3V -This is a SPI for DE_2 board.The fi
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verilog语言的数字示波器，包括采样，测频，测幅，显示等！-verilog language, digital oscilloscope, sampling, frequency measurement, the measured rate, display!
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示波器源程序，由quartus9.1编写，verilog语言支持。采样频率为1M等效采样速率可以到200M-Oscilloscope source code, written by the quartus9.1, verilog language support. Sampling frequency of 1M to 200M equivalent sampling rate can
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serial FIR filter with 2048 tap. Clock runs 4048 times faster than sampling frequency to finish FIR filter calculations before the next sample. Filter coefficients can be loaded in ROM as .hex file. Suitable for room reverberation and high order filt
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此文件是一个Butterworth IIR滤波器的VHDL程序，此滤波器是10阶的，通带频率在2.5MHz——7.5MHz，采样频率为200MHz。此滤波性能不是很好，仅供参考。-This file is the VHDL program in a Butterworth IIR filter, this filter is 10 bands, the frequency of the passband of 2.5MHz- 7.5MHz sampling frequency is 200MHz
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实现模数转换功能,采样频率为时钟频率的36分之1，可以双路同时采样，并且串行输出，输出数据14位有符号数。-The analog-to-digital conversion, the sampling frequency is 1/36 of the clock frequency, can be dual simultaneous sampling, as well as serial output, the output data 14 of the number of symbols.
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一个工作频率（采样频率）100M的，截止频率10M的FIR滤波器，一共是108阶。
一共四个文件，滤波器的实现文件FILTER.v，测试平台FILTER_TB，matlab生成测试向量，和matlab读取输出数据分析。
经过了测试，是可用的-A working frequency (sampling frequency) 100M, cutoff frequency 10M FIR filter, a total of 108 bands. A total of four documen
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包含频谱分析器中的频率采样部分，FFT倒序部分的NIOSII程序。-Contains the frequency sampling part of the spectrum analyzer, FFT the reverse order part NIOSII of the program.
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接收代码:
对接收数据的采样频率：16X9600HZ
接收代码编写思路：
首先判断起始位,没有数据传输时，起始位为“1”的状态，当有数据时起始位为“0”。因为采样的频率是通信频率的16倍，所以当连续8次（数据位正中间）采集为“0”时就认为是有数据到来。那么可以开始采集数据位，以后每隔16个脉冲采集一个数据（每个数据的正中央，不易发生畸变的部分），连续采样8次，即完成数据位的采集。最后实现串并转换。如此重复即可。（因为通信已经预约好，停止位和校验位都为“1”，不会对数据产生影响。）
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Verilog实现高速AD7606数据采样，8通道，采样频率可调，支持串口数据发送，亲测可用。-Verilog AD7606 high-speed data sampling, 8-channel, the sampling frequency is adjustable, support for serial data transmission, pro-test is available.
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实现了Spartan 3e数模转换，采样频率100khz左右，输出为经过量化的4位二进制。-Achieve a Spartan 3e digital to analog conversion, the sampling frequency is about 100khz, the output is quantized four binary.
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简易电子琴演奏器的VHDL实现
本实验实现了简易的电子琴演奏，包括自动和手动演奏。
输入为BTN0~BTN6，代表1~7共7个音符。音高可切换低中高音，用两个拨码开关控制：“00”为低音，“10”或“01”为中音，“11”为高音。一个拨码开关切换收动/自动。一个开关控制存储（播放存储）/不存储。一个按键clr复位。
输出为8*8点阵、两个数码管（显示音高和字符）、蜂鸣器。
具体功能：
当切换至手动模式时，根据手动按键播放音乐并显示。此时若存储开关置1，当前播放音符被存储，采样
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内容为运用FPGA驱动ADS1252的工程文件，时钟频率为10M,内部使用了锁相环，可以自行调节采样频率。-FPGA-driven content for use ADS1252 project file, the clock frequency is 10M, internal use of the phase-locked loop, you can adjust their own sampling frequency.
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