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usbhostslave
- USB主机和设备的verilog代码，实现了USB1.1协议规范的要求-USB host and equipment Verilog code to achieve the USB 1.1 protocol specification requirements
CAN协议控制器的Verilog实现
- 基于FPGA的CAN总线控制器，VERILOGHDL源代码，Q2仿真实现。可用。-FPGA-based CAN Bus Controller, VERILOGHDL source code, Q2 Simulation. Available.
yunsuan-verilog
- 运算器的实现，即实验指导书中的实验一，文件中包含有原代码及端口设置（可变），用vrilog HDL编程，Xilinx ISE 6仿真，并在实际电路中得到实现．-operations for the realization of the experimental guidance of a book. document contains the original code and port settings (variable), with vrilog HDL programming, Xili
trafficLight-verilog
- 交通灯状态机的实现，用verilog HDL编程，Xilinx ISE 6仿真，在实际电路中得到验证．-traffic lights to achieve the state machine, with verilog HDL programming, Xilinx ISE 6 simulation, the actual circuit have been tested.
xsi
- verilog 实现帧同步,比较简短的一个程序-verilog achieve frame synchronization, a relatively short procedure
seven_seg
- 一个verilog代码，该代码很适合初学者熟悉FPGA的开发流程，主要功能为实现七段代码管的显示，主要针对xilinx公司spartan3系列的FPGA-a verilog code that are very suitable for beginners FPGA familiar with the development process, main function of the realization of the code in paragraph 107, xilinx against
FIFO_v
- FIFO的verilog实现，内附testbench和文档说明-FIFO verilog achieve, enclosing testbench and documentation shows
adder
- 基于ALTERA 公司cyclone系列FPGA的程序，verilog 实现加法器
fpga-jpeg-verilog
- fpga-jpeg-verilog在fpga平台使用verilog语言进行jpeg算法实现
IIC-EEPROM
- 用verilog实现了IIC接口与EEPROM存储器的接口设计，非常实用
ADCcaiyang
- 模数转换器AD976采样控制器程序Verilog实现，基于状态机实现
416fifosource
- FIFO电路Verilog实现
简易电子钟
- 使用数码管动态显示方式实现简易电子钟： 显示格式：XX XX XX XX — 时 分 秒 按reset健 初始为12:00:00 全使用verilog语言
Receiver
- 基于802.11a的OFDM基带硬件设计的verilog代码，在Xilinx ISE环境下实现-The OFDM-based 802.11a baseband hardware design of the verilog code, in the Xilinx ISE environment to achieve
DDS
- Verilog语言实现基于DDS技术的余弦信号发生器，输出位宽16Bit-Verilog language technology based on the cosine DDS signal generator, the output bit width 16Bit
display7
- 利用VERILOG 实现 七段数字显示系统, 以下為代码-VERILOG of Seven digital display system
vst
- adc寄存器配置，功能代码编写，实现1GSPS采样率信号采集功能(ADC register configuration)
bcd
- FPGA实现3-8译码器用于实验测试，非常适合于初学者(FPGA implementation decoder)
AESj 加密解密Verilog
- 128位AES加密解密，可以在FPGA上实现