PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速的设计极其重要，一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。本例程调用Xilinx提供的PLL核来产生不同频率的时钟, 并把其中的一个时钟输出到FPGA外部IO上, 也就是开发板的SMA接口上。(PLL, pll. It's an important resource

本电路采用AD698 LVDT信号调理器，包含一个正弦波振荡器和一个功率放大器，用于产生驱动原边LVDT的激励信号。AD698还可将副边输出转换为直流电压。AD8615轨到轨放大器缓冲AD698的输出，并驱动低功耗12位逐次逼近型模数转换器(ADC)。系统动态范围为82 dB，带宽为250 Hz，非常适合精密工业位置和计量应用。(This circuit uses the AD698 LVDT signal conditioner, which includes a sine wave osci

单周期MIPS指令处理器能在一个时钟周期内完成add、sub、and、or、sw、lw、beq、j等一条MIPS指令的处理。 单周期MIPS指令处理器包括以下几部分电路：指令存储器、数据存储器、寄存器堆、算术逻辑运算单元、控制电路。 指令存储器：保存处理器的指令，起始地址为0x00400000； 数据存储器：保存处理器的数据，起始地址为0x10010000； 寄存器堆：32个32bit寄存器； 算术逻辑运算单元：完成各种运算； 控制电路：产生处理器的控制信号，包括PC生成。