PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速的设计极其重要，一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。本例程调用Xilinx提供的PLL核来产生不同频率的时钟, 并把其中的一个时钟输出到FPGA外部IO上, 也就是开发板的SMA接口上。(PLL, pll. It's an important resource

该硬件电路 由 8086系统 、 4 线－ 16 线译码器 74154 、 可编程并行 I/O接口芯 片 8255A、 可编程计数器 /定时器 8253A、可编程中断控制器 8259、双 4输入或 非门 4002、六输入反相器 74LS04、 LED显示器、按键开关 、电阻 构成 。电路 LED显示器采用多位数码管动态扫描、分时循环显示原理，用 8255的 PA口和 PB口 分别作为段选和位选。