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ddr_controller
- 完整的DDR控制器设计，包含代码、仿真环境、FPGA综合网表等-full DDR controller ip,include rtl code,simulation environment and testbench, fpga synthesis netlist,etc.
FPGA
- FPGA和STM32F103的多轴控制硬件设计，包含原理图，PCB-FPGA and STM32F103 multi-axis control hardware design, including schematics, PCB
dpll
- 数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法-Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as well as its performance analysis
streetlights-based-on-VHDL
- 本程序设计了一个基于FPGA的路灯控制系统，具有时控、声光控、交通控制的功能，即不但可通过对系统人工设定开关灯时间来完成其工作，也可通过采集实际环境的光信号和声音信号来控制路灯工作，还可以通过交通状况控制；此外可以通过故障检测功能，实现对路灯的故障检测，并且可以由七段数码管显示故障路灯编号；同时，利用热敏电阻等器件组成外部电路，用来检测电路温度，此电路具有报警功能，保证系统在正常温度范围内工作。在交通状况控制模式下，利用红外传感器探测目标位置，进而确定输出高低电平。在仿真模拟中结果正确，实现了
CYUSB3014 and FPGA电路设计
- 基于FPGA和CYUSB3014的USB3.0接口的硬件电路设计(Hardware circuit design of USB3.0 interface based on FPGA and CYUSB3014)
pll_test
- PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速的设计极其重要，一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。本例程调用Xilinx提供的PLL核来产生不同频率的时钟, 并把其中的一个时钟输出到FPGA外部IO上, 也就是开发板的SMA接口上。(PLL, pll. It's an important resource
ld01_02_20170816_v1_01
- 采用STM32F105和FPGA设计的驱动液晶屏的电路图。(Circuit diagram of driving LCD screen designed by STM32F105 and FPGA)
FMC ANSIVITA_57.1
- FMC接口标准文件，用于FMC硬件电路设计和FPGA程序约束编写(FMC interface standard file)
FSK调制的FPGA实现
- 使用DDS核实现cpfsk的VHDL设计，采样频率fs为32Rb
一款便携式示波器原理图
- 一款便携式示波器原理图，该硬件基于FPGA设计，支持双通道采样。