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  1. VHDL

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  2. 十进制加减计数器vhdl设计，给学生党最好的借鉴-Decimal addition and subtraction counter VHDL design

  3. 所属分类：Algorithm

    • 发布日期：2017-11-19
    • 文件大小：8933
    • 提供者：张凯

  1. 10counter

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  2. 设计的一个十进制的计数器，以J-K触发器为基本。以simulink为开发环境。-Design of a decimal counter to the basic JK flip-flop. In simulink development environment.

  3. 所属分类：matlab

    • 发布日期：2017-04-25
    • 文件大小：12517
    • 提供者：黄乾桂
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