加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。-Adder is generated and the number of devices. Addend and the summand input, and digital and carry the output device is a half adder. If the addend, the progress of summand bits

这是一个半加器，采用vhdl语言，输入端啊a，b，输出sum，co。-failed to translate

全加器，由2个半加器构成的VHDL语言，有进位位。-failed to translate