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  1. 一元稀疏多项式计数器

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  2. 一元稀疏多项式计算器[加法和乘法] 问题描述: 设计一元系数多项式计数器实现两个多项式间的加法、减法。 基本要求: (1) 输入并建立多项式 (2) 输出多项式,输出形式为整数序列:n,c1,e1,c2,e2……cn,en,其中n是多项式的项数,ci,ei分别为第i项的系数和指数。序列按指数降序排列。 (3) 多项式a和b相加,建立多项式a+b,输出相加的多项式。 (4) 多项式a和b相减,建立多项式a-b,输出相减的多项式。 用带表头结点的单链表存储多项式。 测试数据: (1) (2x+5x8
  3. 所属分类:数据结构常用算法

    • 发布日期:2008-10-13
    • 文件大小:37840
    • 提供者:陈宇
  1. sanjiaobo

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  2. 利用计数器来实现三角波的程序设计任务,用于信号发生器-Use counters to achieve the triangular wave of program design tasks, for the signal generator
  3. 所属分类:Algorithm

    • 发布日期:2017-03-29
    • 文件大小:16472
    • 提供者:小草
  1. jishuqivhdl

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  2. 使用 VHDL 描述计数器的设计、综合、仿真的全过程,能够实现多重功能-Counter design using the VHDL descr iption, synthesis, simulation of the whole process to achieve multi-functionality
  3. 所属分类:Compress-Decompress algrithms

    • 发布日期:2017-05-08
    • 文件大小:1946702
    • 提供者:里碰
  1. vhdl

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  2. 使用 VHDL 描述计数器的设计、综合、仿真的全过程,很好用-Counter design using the VHDL descr iption, synthesis, simulation of the whole process, very good use
  3. 所属分类:Compress-Decompress algrithms

    • 发布日期:2017-05-08
    • 文件大小:1946657
    • 提供者:里碰
  1. CQueue

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  2. 设计一个使用队头指针和计数器无队尾指针的顺序循环队列,并编写一个主函数进行测试。 -Design a counter using the head of the queue pointer and tail pointer of the order of non-circular queue, and write a main function for testing.
  3. 所属分类:Data structs

    • 发布日期:2017-03-22
    • 文件大小:820
    • 提供者:merlin漫
  1. counter

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  2. 用C++语言设计一个计数器。实现和差计数的功能。-In C++ language design a counter. Count and differential function.
  3. 所属分类:Algorithm

    • 发布日期:2017-04-04
    • 文件大小:622
    • 提供者:哝侬
  1. CNT8

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  2. 八进制计数器 用vhdl程序设计 比较全 大家可以参考-Counter 8
  3. 所属分类:Algorithm

    • 发布日期:2017-03-25
    • 文件大小:23054
    • 提供者:周勇
  1. cshiyan2012

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  2. 基于EDA软件平台上,用硬件描述语言verilog设计完成分频器、计数器、串行移位输出器、伪码发生器、QPSK I/Q调制器、QPSK I/Q解调器,基于选项法中频调制器,再将各个模块综合起来组成一个完整系统;并用quartusII软件对其进行仿真验证。-EDA software platform based on the hardware descr iption language verilog design complete shift of the frequency divider,
  3. 所属分类:STL

    • 发布日期:2014-01-27
    • 文件大小:1906064
    • 提供者:赵旋
  1. clock

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  2. Verilog 编写的60进制的计数器,可以用来设计数字钟、频率计等-count_60 for digital clock using Verilog
  3. 所属分类:Mathimatics-Numerical algorithms

    • 发布日期:2017-11-14
    • 文件大小:876
    • 提供者:刘胜
  1. sine

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  2. 正弦信号发生器的设计,正弦信号发生器的结构由3 部分组成。数据计数器或地址发生器、数据ROM 和D/A。性能良好的正弦信号发生器的设计要求此3 部分具有高速性能,且数据ROM 在高速条件下,占用最少的逻辑资源,设计流程最便捷,波形数据获最方便。下图是此信号发生器结构图,顶层文件SINGT.VHD 在FPGA 中实现,包含2 个部分:ROM 的地址信号发生器,由5 位计数器担任,和正弦数据ROM,拒此,ROM由LPM_ROM模块构成能达到最优设计,LPM_ROM底层是FPGA中的EAB或ESB等。
  3. 所属分类:Compress-Decompress algrithms

    • 发布日期:2017-11-13
    • 文件大小:1826219
    • 提供者:吴祥
  1. VHDL

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  2. 十进制加减计数器vhdl设计,给学生党最好的借鉴-Decimal addition and subtraction counter VHDL design
  3. 所属分类:Algorithm

    • 发布日期:2017-11-19
    • 文件大小:8933
    • 提供者:张凯
  1. 10counter

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  2. 设计的一个十进制的计数器,以J-K触发器为基本。以simulink为开发环境。-Design of a decimal counter to the basic JK flip-flop. In simulink development environment.
  3. 所属分类:matlab

    • 发布日期:2017-04-25
    • 文件大小:12517
    • 提供者:黄乾桂
  1. TEXT

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  2. 本设计利用STC89C51单片机的定时器/计数器定时和计数的原理,使其能精确计时。利用中断系统使其能实现开始暂停的功能。根据要求知道秒表设计主要实现的功能是计时和显示。因此设置了三个按键和LED显示时间,三个按键分别是开始、停止和复位按键。利用这三个建来实现秒表的全部功能,而LED则能显示最多59.99秒的计时。-This design uses STC89C51 microcontroller timer/counter timer counting principle and that it
  3. 所属分类:Compress-Decompress algrithms

    • 发布日期:2017-04-11
    • 文件大小:817
    • 提供者:王崎权
  1. timecounter

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  2. 本设计可直接用作时钟计数器,同时有调时,定时功能。 Led[3:0]显示秒钟的变化情况。 func用作计时,调时,定时功能转换。 Ledarrive用于提示计时时间已到。 change可使秒钟在数码管显示。 plus键在调时计时时使时钟加一。 shift用于调时计时时分计时与时计时的调整转换。-This design can be used directly as a clock counter, while when adjusted, timing function.
  3. 所属分类:Compress-Decompress algrithms

    • 发布日期:2017-04-15
    • 文件大小:7360
    • 提供者:林或
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