这是用verilog写的配合DE2 FPGA开发板的10进制显示频率计的工程文件夹的压缩包，解压后可直接下载到DE2板上，其中频率输入端是系统自带27M时钟D13用于测试，如果想要应用于别的开发板，可以重新分配引脚。-DE2 FPGA development board with with verilog write with decimal display frequency meter project folder compression package, after decompressi

十进制加减计数器vhdl设计，给学生党最好的借鉴-Decimal addition and subtraction counter VHDL design

设计的一个十进制的计数器，以J-K触发器为基本。以simulink为开发环境。-Design of a decimal counter to the basic JK flip-flop. In simulink development environment.