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  1. 77433656timing_bit

    1下载：
  2. 位同步仿真，有仿真数据的输入，以及转换，可以输入到verilog中仿真-Bit synchronous simulation, simulation data input, and conversion, can be entered into the simulation verilog

  3. 所属分类：matlab

    • 发布日期：2017-04-16
    • 文件大小：190103
    • 提供者：huangli

  1. 64路并行带延迟

    2下载：
  2. 64路并行内插滤波以及基于gardener环的符号同步 MATLAB仿真

  3. 所属分类：仿真建模

    • 发布日期：2017-10-19
    • 文件大小：23789
    • 提供者：meisong123
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