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搜索资源列表

  1. multiply

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  2. 这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

  3. 所属分类：数学计算/工程计算

    • 发布日期：2008-10-13
    • 文件大小：4025
    • 提供者：lanty

  1. MAC

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  2. Multiplier/Accumulator written in Verilog

  3. 所属分类：Mathimatics-Numerical algorithms

    • 发布日期：2017-03-29
    • 文件大小：383973
    • 提供者：binh

  1. booth_multiplier

    0下载：
  2. A classic booth multiplier implemented using verilog HDL using the Xilinx software.

  3. 所属分类：mathematica

    • 发布日期：2017-04-12
    • 文件大小：545
    • 提供者：DarkRofl
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