用verilog代码实现JPEG压缩编码过程中的DCT模块，用移位加法实现了乘法-Verilog code using JPEG compression encoding process to achieve the DCT module, with the shift to achieve the multiplication addition

用verilog语言实现计数器设计，其中包括同步加法计数器、同步减法计数器、异步加法、异步减法-Design verilog language implement counter