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rs-codec(255-223)
- 这是rs（255，223）编码的verilog源程序。里面有：encode、decode、test－bench等文件。-This is rs (255,223) verilog source coding. Inside : encode, decode, test-bench and other documents.
卷积编码的verilog hdl源代码
- （219）卷积编码的verilog hdl源代码
encode
- 用verilog写的8B10B编码源代码。似乎有点难度来理解。这里并未使用case语句，而是完全的用的组合逻辑化简-Use verilog write 8B10B encoding source code. Seems difficulty understood.
FM0_encode
- 详细介绍了FM0编码，采用verilog编码语言-FM0 encoding, using verilog
Miller_encode
- 详细介绍了副载波Miller码的编码，采用verilog的编码方式。-Miller introduced the sub-carrier code encoding, the encoding using verilog.
63535312DCTofJPEG
- 用verilog代码实现JPEG压缩编码过程中的DCT模块，用移位加法实现了乘法-Verilog code using JPEG compression encoding process to achieve the DCT module, with the shift to achieve the multiplication addition
Chapter1-5
- 第一章到第五章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例
verilog
- verilog实际例子 如风一样的吹 译码器 编码器 输出译码电路 数字中-example verilogverilog实际例子 如风一样的吹 译码器 编码器 输出译码电路 数字中
BCH
- BCH解码与编码的verilog语言实现-BCH decoding and encoding verilog language
md
- 曼彻斯特编码的实现，Verilog模型。测试通过-FPGA Verilog Module.
32bit_multiply
- 包含32为乘法器的设计，用verilog语言实现，包括booth编码的实现，booth乘法器的实现，3_2压缩器的实现，4_2压缩器的实现，华伦斯树的实现，以及两个testbench文件用于测试。-Contains 32 multiplier design, verilog language, including booth encoding implementations, booth multiplier implementations, 3_2 compressor implementat
code
- 数字脉冲检测序列设计与实现，利用verilog语言进行编码与设计，实现脉冲检测，并进行后端设计。-Digital pulse detection sequence design and implementation, use verilog language coding and design, implementation pulse detection, and back-end design.
Aux_Encoder
- 用于编码器ABZ输入的计数，16位的计数输出(The count output for the encoder ABZ input, the 16 bit count output)