用verilog实现8为计数器频率范围20-80kHz，根据DDS原理来一个时钟计数器记一下，n=n+1，根据公式fout=（fc÷x）÷2，fout=80 fc=320，所以n≥2时，再取反，又由公式 fout=(k.fc)÷2^n，k=50hz，fout=80khz，fc=320，所以数据的位宽n≥7。 设计要求两路方波信号的相位差在0-360゜可调，可以根据延时来实现。具体的-8 is realized with verilog counter frequency range 20-8

用verilog语言实现计数器设计，其中包括同步加法计数器、同步减法计数器、异步加法、异步减法-Design verilog language implement counter