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easylight
- easydetect程序，是交通灯的verilog实现-easydetect process, the traffic lights to achieve verilog
shiftreg
- verilog实现shiftreg，带测试文件。 文件相當完整，可以下載去測試
traffic
- 本程序实现了一个十字路口的交通灯信号系统。在设计过程中借助硬件描述语言verilog hdl的强大行为级描述能力直接进行系统级描述。
i2c-verilog
- verilog 的 i2c实现
time_display
- 用Verilog实现的电子时钟显示器，可以显示24小时制的时间-Using Verilog implementation of the electronic clock display, can display 24-hour time
liushuideng
- 用verilog实现流水灯，适合cpld平台, 已经仿真成功的-Lights to achieve water use verilog for cpld platform has been successful simulation
dianziqin
- 八音自动播放电子琴设计，用verilog的vhdl实现-Autoplay octave organ design, vhdl achieve the verilog
UART_RS232(verilog)
- /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作
serial-communication-source-code
- 这是一个有关于串口通信的原码，主要是用verilog语言来实现，采用的是模块联合方法。-This is a serial communication source code, verilog language, using the module combination method.
chao
- 利用有限状态机实现一般时序逻辑分析的方法； 进掌握用Verilog编写的有限状态机的标准模板-Finite state machine to achieve general sequential logic analysis method into the grasp of finite state machines using Verilog standard template
spi
- spi总线结构设计和实现用vhdl汇编语言编写的 -spi for verilog hardware descr iption language
qam
- 用Verilog语言实现信号的16QAM调制-The 16QAM modulation signal Verilog language
module-counter8
- 用verilog实现8为计数器频率范围20-80kHz，根据DDS原理来一个时钟计数器记一下，n=n+1，根据公式fout=（fc÷x）÷2，fout=80 fc=320，所以n≥2时，再取反，又由公式 fout=(k.fc)÷2^n，k=50hz，fout=80khz，fc=320，所以数据的位宽n≥7。 设计要求两路方波信号的相位差在0-360゜可调，可以根据延时来实现。具体的-8 is realized with verilog counter frequency range 20-8
fsm
- 用verilog实现移位寄存器的设计，包括详细的代码-With verilog realize the shift register design, including a detailed code
fsm1
- 用verilog实现有限状态机，是摩尔型的，有详细代码-Finite state machines using verilog to achieve, is the molar type, a detailed Code
frequency
- 用verilog实现频率计设计，包括详细源代码-Using verilog to achieve frequency meter design, including detailed source code
dds_rom
- 基于查找表的DDS的Verilog实现，分为相位累加器模块、ROM模块和顶层DDS模块(Verilog implementation of DDS based on lookup table)
38译码器的verilog实现
- 本附件为38译码器的编程实现，使用modeslim软件模拟较佳
Verilog源代码
- 多种基本功能的Verilog代码实现，包括多路选择器，二进制到BCD码转换，二进制到格雷码转换，7段译码器，8位数据锁存器，移位寄存器等等多种功能。(Verilog code implementation of a variety of basic functions, including multiplexer, binary to BCD code conversion, binary to Gray code conversion, 7-segment decoder, 8-bit dat
ddr3
- ALINX7010 ddr3读写测试仿真实验官方教程 附说明和代码 Vivado 实现(Alinx7010 DDR3 read write test simulation experiment official course Descr iption and code attached Vivado implementation)