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traffic
- 本程序实现了一个十字路口的交通灯信号系统。在设计过程中借助硬件描述语言verilog hdl的强大行为级描述能力直接进行系统级描述。
traffic_lamp
- 基于verilog的交通灯设计，分为八个模块，可以手动控制，自动控制
byte_crc
- 字节型CRC校验 采用verilog语言设计-Byte CRC checksum type design using Verilog language
I2C
- 一个基于Verilog的I2C核的设计，希望对大家有所帮助-Verilog based on the I2C-core design, I hope all of you to help
dianziqin
- 八音自动播放电子琴设计，用verilog的vhdl实现-Autoplay octave organ design, vhdl achieve the verilog
16weijiafaqi
- 本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.-This procedure is a full-adder based on the design of a 16-bit adder, using Verilog HDL language to describe.
VerilogCPU
- Verilog设计CPU这是某一本书的PDF版。-Verilog design of CPU which is a book of the PDF version.
rall_gen0
- 产生霍尔信号的使用verilog语言设计代码，能产生4种马达转速的设计（960转/分钟，1440转/分钟，2880转/分钟，4800转/分钟）供参考-Generate Hall signals use the verilog language design code to produce the design of the motor speed (960 r/min, 1440 r/min, 2880 r/min to 4800 rev/min) for reference
traffic-light
- 交通灯。verilog可编程逻辑器件语言，设计交通灯-traffic light
spi
- spi总线结构设计和实现用vhdl汇编语言编写的 -spi for verilog hardware descr iption language
module-counter8
- 用verilog实现8为计数器频率范围20-80kHz，根据DDS原理来一个时钟计数器记一下，n=n+1，根据公式fout=（fc÷x）÷2，fout=80 fc=320，所以n≥2时，再取反，又由公式 fout=(k.fc)÷2^n，k=50hz，fout=80khz，fc=320，所以数据的位宽n≥7。 设计要求两路方波信号的相位差在0-360゜可调，可以根据延时来实现。具体的-8 is realized with verilog counter frequency range 20-8
counter
- 用verilog语言实现计数器设计，其中包括同步加法计数器、同步减法计数器、异步加法、异步减法-Design verilog language implement counter
fsm
- 用verilog实现移位寄存器的设计，包括详细的代码-With verilog realize the shift register design, including a detailed code
frequency
- 用verilog实现频率计设计，包括详细源代码-Using verilog to achieve frequency meter design, including detailed source code
string
- 用verilog语言实现串口收发器设计，有详细代码-Serial Transceiver Design verilog language, a detailed Code
vftvdr
- 基于FPGA的DDS信号发生器设计，包含Quartus 的工程，打开即可使用，Verilog 语言编写！-The DDS signal generator based on FPGA design, including the Quartus project, open to use, Verilog language! 朗读 显示对应的拉丁字符的拼音 字典- 查看字典详细内容-FPGA design, including the Quartus project, open to use, Ve
RISC_CPU
- RISC_CPU 设计练习这是用verilog写的一个基于状态机的简易RISC_CPU的设计，里面包含各个模块，每个模块经过仿真没有问题，整个工程在板子上经过试验。--This is a verilog to write a simple RISC_CPU based state machine design, which contains various modules, each module through simulation without problems, the whole pr