基于VHDL语言，实现对ADC0809简单控制,ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟信号，这里由FPGA的系 --统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。 -Based on VHDL ADC0809 simple control, ADC0809 no internal clock, an external clock signal of 10KHz ~ 1290Hz here by the Departm

演变过程 自抗扰控制器自PID控制器演变过来，采取了PID误差反馈控制的核心理念。传统PID控制直接引取输出于参考输入做差作为控制信号，导致出现响应快速性与超调性的矛盾出现。 折叠编辑本段组成部分 自抗扰控制器主要由三部分组成:跟踪微分器(tracking differentiator)，扩展状态观测器 (extended state observer) 和非线性状态误差反馈控制律(nonlinear state error feedback law)。(The evoluti