曼彻斯特编码的实现，Verilog模型。测试通过-FPGA Verilog Module.

包含32为乘法器的设计，用verilog语言实现，包括booth编码的实现，booth乘法器的实现，3_2压缩器的实现，4_2压缩器的实现，华伦斯树的实现，以及两个testbench文件用于测试。-Contains 32 multiplier design, verilog language, including booth encoding implementations, booth multiplier implementations, 3_2 compressor implementat

数字脉冲检测序列设计与实现，利用verilog语言进行编码与设计，实现脉冲检测，并进行后端设计。-Digital pulse detection sequence design and implementation, use verilog language coding and design, implementation pulse detection, and back-end design.