8位计数器，可逆，可加可减，可以以时钟输入也可手动输入

电子钟的设计电子钟需要一个时钟基准信号，产生基本的而且准确的计时单位，根据实验室的实际环境，我们可以设计一个变量来计算时钟基准信号的个数，来达到计时的目的。例如用计时器计1S，计数到60时可以产生1min的定时。然后计数器清零，分加1。循环反复计数。由此实现电子钟的设计。 对于能够调节分、秒值的电子钟，当触发某一按键时，通过执行相应的程序而去对分、秒值进行加减。 所以在这里把问题归结找到计时的基本单位，并编写对应按键的程序。 -The design of electronic clo

用VHDL设计一个带加减功能的同步计数器-VHDL design a synchronous counter with addition and subtraction functions

加减计数器实现加减计数功能，可以预置初始值-Down Counter implement subtraction counting function, you can preset the initial value