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VHDL_FOR_DIV
- 清楚地讲述了怎样用VHDL语言设计整数分频、小数分频、分数分频等，是学习VHDL不可多得的好材料！-clearly described how to use VHDL design frequency integer, decimal fraction frequency, the frequency scores. VHDL is learning very good material!
FPGA.CPLD
- fpga cpld 常见模块设计，包括基于fpga 的全数字锁向环，基于fpga cpld 的半整数分频器的设计等，很有用-fpga cpld common module design, including fpga-based all-digital locks to the ring, Based on the semi-fpga cpld integer divider design and useful
使用VHDL进行分频器设计
- 详细介绍了利用vhdl实现小数整数分数及不通占空比分频的方法
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- 半整数分频器的设计 请不要上传有版权争议的内容和木马病毒代码 -Half-integer divider design, please do not upload copyrighted content and controversial Trojan code
fenpin
- 使用VHDL实现任意整数分频，包括原理以及Matlab程序。-Use VHDL to achieve arbitrary integer frequency, including schematics and Matlab program
Offset-CS-Algorithm-in-LTE
- ：LTE(Long Term Evolution，长期演进)系统中的小区初始搜索过程通过分别检测主同步信号(Primary Synchronization Signal，PSS)和辅同步信号(Secondary Synchronization Signal，SSS)来完成，搜 索结果包括小区组ID、符号定时、频偏估计、组内小区ID以及帧定时[1]。然而，若接收信号 1IDN 2IDN 中存在整数倍频偏，则由于时域的相位旋转，主